JPH11205132A - Ｐｌｌ回路 - Google Patents
Ｐｌｌ回路Info
- Publication number
- JPH11205132A JPH11205132A JP10003668A JP366898A JPH11205132A JP H11205132 A JPH11205132 A JP H11205132A JP 10003668 A JP10003668 A JP 10003668A JP 366898 A JP366898 A JP 366898A JP H11205132 A JPH11205132 A JP H11205132A
- Authority
- JP
- Japan
- Prior art keywords
- phase comparator
- pll
- speed
- phase
- comparator
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 高速モード時にＰＬＬのロックがはずれた場
合は通常用位相比較器に、再びＰＬＬがロックすると高
速用位相比較器に自動的に切り替えることにより、高速
動作時において正常に安定した動作をするＰＬＬ回路を
提供することを目的とする。 【解決手段】 通常用位相比較器１と高速用位相比較器
２をもち、高速モードの場合、２つの位相比較器からの
出力をＰＬＬがロックしているか否かによって自動的に
切り替える位相比較器切替回路７と、電流の入出力量を
決めるチャージポンプ５と、電流を電圧に変換するロー
パスフィルタ６と、電圧制御発振器３から構成されてい
る。
合は通常用位相比較器に、再びＰＬＬがロックすると高
速用位相比較器に自動的に切り替えることにより、高速
動作時において正常に安定した動作をするＰＬＬ回路を
提供することを目的とする。 【解決手段】 通常用位相比較器１と高速用位相比較器
２をもち、高速モードの場合、２つの位相比較器からの
出力をＰＬＬがロックしているか否かによって自動的に
切り替える位相比較器切替回路７と、電流の入出力量を
決めるチャージポンプ５と、電流を電圧に変換するロー
パスフィルタ６と、電圧制御発振器３から構成されてい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、位相比較方式の異
なる２つの位相比較器を有し、ＰＬＬロックしているか
否かによって位相比較器を切り替えるＰＬＬ回路に関す
るものである。
なる２つの位相比較器を有し、ＰＬＬロックしているか
否かによって位相比較器を切り替えるＰＬＬ回路に関す
るものである。
【０００２】
【従来の技術】従来よりＰＬＬ回路は、通信から光ディ
スクの再生まで、実に幅広い分野で利用されている。
スクの再生まで、実に幅広い分野で利用されている。
【０００３】ここでは、ＣＤ−ＲＯＭの再生装置を例に
説明する。ＣＤ−ＲＯＭではピックアップで読み出され
たＲＦ信号からＰＬＬ回路によってデータ読み取りクロ
ックが抽出される。オーディオ用ＣＤの再生は線速度一
定の基準速度、すなわち１倍速で再生することが前提と
なっている。しかしコンピュータの周辺機器としてのＣ
Ｄ−ＲＯＭの再生装置に求められるのは、高速読み出し
を実現することが大きな要求要素となっている。そのた
めに高速再生時においてもＰＬＬの精度を高くするため
に位相比較方式の異なる位相比較器を内蔵して、再生速
度に応じて使用する位相比較器を切り替えて、データ読
み取りクロックの抽出を行っている。
説明する。ＣＤ−ＲＯＭではピックアップで読み出され
たＲＦ信号からＰＬＬ回路によってデータ読み取りクロ
ックが抽出される。オーディオ用ＣＤの再生は線速度一
定の基準速度、すなわち１倍速で再生することが前提と
なっている。しかしコンピュータの周辺機器としてのＣ
Ｄ−ＲＯＭの再生装置に求められるのは、高速読み出し
を実現することが大きな要求要素となっている。そのた
めに高速再生時においてもＰＬＬの精度を高くするため
に位相比較方式の異なる位相比較器を内蔵して、再生速
度に応じて使用する位相比較器を切り替えて、データ読
み取りクロックの抽出を行っている。
【０００４】図５は従来のＰＬＬ回路を示す。位相比較
方式の異なる通常用位相比較器１と高速用位相比較器２
にはピックアップから読み出されたＲＦ信号をコンパレ
ータで２値化したＳＲＦ信号（ＥＦＭ）と電圧制御発振
器３からのクロックが入力される。各位相比較器はそれ
ぞれの方式で位相比較を行い、位相差のＵＰ、ＤＮ信号
はセレクタ４に入力される。そして外部マイコンからの
命令により決定されたモード切替信号がセレクタ４に入
力され位相比較器からの出力を切り替える。セレクタ４
から出力されたＵＰ、ＤＮ信号によりチャージポンプ５
は位相差に応じた電流を出力する。ローパスフィルタ６
はこの電流を電圧に変換し、電圧制御発振器３から出力
されたクロックが通常用位相比較器１と高速用位相比較
器２にフィードバックされるとともに、このクロックが
データ読み取りクロックとなる。
方式の異なる通常用位相比較器１と高速用位相比較器２
にはピックアップから読み出されたＲＦ信号をコンパレ
ータで２値化したＳＲＦ信号（ＥＦＭ）と電圧制御発振
器３からのクロックが入力される。各位相比較器はそれ
ぞれの方式で位相比較を行い、位相差のＵＰ、ＤＮ信号
はセレクタ４に入力される。そして外部マイコンからの
命令により決定されたモード切替信号がセレクタ４に入
力され位相比較器からの出力を切り替える。セレクタ４
から出力されたＵＰ、ＤＮ信号によりチャージポンプ５
は位相差に応じた電流を出力する。ローパスフィルタ６
はこの電流を電圧に変換し、電圧制御発振器３から出力
されたクロックが通常用位相比較器１と高速用位相比較
器２にフィードバックされるとともに、このクロックが
データ読み取りクロックとなる。
【０００５】図３は各位相比較器の動作例を示す。トラ
ンジスタの応答性が問題にならない速度においては通常
用位相比較器１が使用される。しかし再生速度が高速に
なると、トランジスタの応答性がよくないために生じる
波形のなまりが無視できなくなる。すなわちチャージポ
ンプ５の制御信号ＵＰ、ＤＮのパルス幅が狭くなること
で、パルス波形のなまりの影響が大きくなり位相比較精
度の低下が起こる。高速用位相比較器２はパルス波形の
なまりの影響を軽減するためパルス幅を拡大しているの
で、通常用位相比較器１に比べて高速再生時の位相比較
精度の低下を防ぐことができる。
ンジスタの応答性が問題にならない速度においては通常
用位相比較器１が使用される。しかし再生速度が高速に
なると、トランジスタの応答性がよくないために生じる
波形のなまりが無視できなくなる。すなわちチャージポ
ンプ５の制御信号ＵＰ、ＤＮのパルス幅が狭くなること
で、パルス波形のなまりの影響が大きくなり位相比較精
度の低下が起こる。高速用位相比較器２はパルス波形の
なまりの影響を軽減するためパルス幅を拡大しているの
で、通常用位相比較器１に比べて高速再生時の位相比較
精度の低下を防ぐことができる。
【０００６】
【発明が解決しようとする課題】前述したようにＣＤ−
ＲＯＭの再生装置に求められるのは、高速読み出しを実
現することが大きな要求要素となっている。高速再生を
実現しようとすると、パルス波形のなまりの影響によっ
て位相比較精度の低下が起こる。その影響を軽減するた
めには高速用位相比較器２のようにパルス幅を拡大する
ことが有効である。しかし高速用位相比較器２では基準
となるＤＮのパルス幅がクロックの２周期分（２Ｔ）で
あり、ＥＦＭの最小幅である３Ｔに対してマージンが少
なくなる。したがって高速用位相比較器２の場合、ＰＬ
ＬのロックがはずれＳＲＦ信号（ＥＦＭ）が２Ｔより短
くなると、位相比較器が正常に動作しなくなる。
ＲＯＭの再生装置に求められるのは、高速読み出しを実
現することが大きな要求要素となっている。高速再生を
実現しようとすると、パルス波形のなまりの影響によっ
て位相比較精度の低下が起こる。その影響を軽減するた
めには高速用位相比較器２のようにパルス幅を拡大する
ことが有効である。しかし高速用位相比較器２では基準
となるＤＮのパルス幅がクロックの２周期分（２Ｔ）で
あり、ＥＦＭの最小幅である３Ｔに対してマージンが少
なくなる。したがって高速用位相比較器２の場合、ＰＬ
ＬのロックがはずれＳＲＦ信号（ＥＦＭ）が２Ｔより短
くなると、位相比較器が正常に動作しなくなる。
【０００７】そこで本発明は、高速再生時においてＰＬ
Ｌが安定に動作し、ＰＬＬのロックがはずれた場合でも
誤動作せず、引き込み能力の高いＰＬＬ回路を提供する
ことを目的とする。
Ｌが安定に動作し、ＰＬＬのロックがはずれた場合でも
誤動作せず、引き込み能力の高いＰＬＬ回路を提供する
ことを目的とする。
【０００８】
【課題を解決するための手段】この目的を達成するため
に、本発明によるＰＬＬ回路は、通常用位相比較器１と
高速用位相比較器２をもち、高速モードの場合、２つの
位相比較器からの出力をＰＬＬがロックしているか否か
によって自動的に切り替える位相比較器切替回路７と、
電流の入出力量を決めるチャージポンプ５と、電流を電
圧に変換するローパスフィルタ６と、電圧制御発振器３
から構成されている。
に、本発明によるＰＬＬ回路は、通常用位相比較器１と
高速用位相比較器２をもち、高速モードの場合、２つの
位相比較器からの出力をＰＬＬがロックしているか否か
によって自動的に切り替える位相比較器切替回路７と、
電流の入出力量を決めるチャージポンプ５と、電流を電
圧に変換するローパスフィルタ６と、電圧制御発振器３
から構成されている。
【０００９】この構成によって、高速モード時ＰＬＬが
ロックしているときは位相比較精度の高い高速用位相比
較器が選択され、ロックがはずれたときは動作範囲の広
い通常用位相比較器が選択される。再びＰＬＬのロック
がかかると高速用位相比較器が選択される。これにより
高速再生時においても安定的に動作するＰＬＬ回路を実
現することができる。
ロックしているときは位相比較精度の高い高速用位相比
較器が選択され、ロックがはずれたときは動作範囲の広
い通常用位相比較器が選択される。再びＰＬＬのロック
がかかると高速用位相比較器が選択される。これにより
高速再生時においても安定的に動作するＰＬＬ回路を実
現することができる。
【００１０】
【発明の実施の形態】以下に本発明による実施形態を図
１、図２に基づいて説明する。
１、図２に基づいて説明する。
【００１１】本発明によるＰＬＬ回路は実施形態１に示
すように、通常用位相比較器１と高速用位相比較器２と
位相比較器切替回路７とチャージポンプ５とローパスフ
ィルタ６と電圧制御発振器３とで構成される。
すように、通常用位相比較器１と高速用位相比較器２と
位相比較器切替回路７とチャージポンプ５とローパスフ
ィルタ６と電圧制御発振器３とで構成される。
【００１２】通常用位相比較器１と高速用位相比較器２
にはＳＲＦ信号（ＥＦＭ）と電圧制御発振器３からのク
ロックが入力される。各位相比較器はそれぞれの方式で
位相比較を行い、位相差のＵＰ、ＤＮ信号が位相比較器
切替回路７に入力される。位相比較器切替回路７で選択
されたＵＰ、ＤＮ信号によりチャージポンプ５で電流量
が決まる。ローパスフィルタ６で変換された電圧によ
り、電圧制御発振器３からクロックが生成され通常用位
相比較器１、高速用位相比較器２にフィードバックされ
るとともに、このクロックがデータ読み取りクロックと
なる。位相比較器切替回路７はセレクタ４とＡＮＤ素子
８で構成されている。セレクト信号はモード切替信号と
ＰＬＬロック信号の論理積で決まり、通常用位相比較器
１と高速用位相比較器２の一方を選択する。モード切替
信号は、外部マイコンからのコマンド発行により決定さ
れる信号で、Ｌのとき通常モード、Ｈのとき高速モード
である。ＰＬＬロック信号は、Ｌのときロックがはずれ
た状態で、Ｈのときロックした状態である。
にはＳＲＦ信号（ＥＦＭ）と電圧制御発振器３からのク
ロックが入力される。各位相比較器はそれぞれの方式で
位相比較を行い、位相差のＵＰ、ＤＮ信号が位相比較器
切替回路７に入力される。位相比較器切替回路７で選択
されたＵＰ、ＤＮ信号によりチャージポンプ５で電流量
が決まる。ローパスフィルタ６で変換された電圧によ
り、電圧制御発振器３からクロックが生成され通常用位
相比較器１、高速用位相比較器２にフィードバックされ
るとともに、このクロックがデータ読み取りクロックと
なる。位相比較器切替回路７はセレクタ４とＡＮＤ素子
８で構成されている。セレクト信号はモード切替信号と
ＰＬＬロック信号の論理積で決まり、通常用位相比較器
１と高速用位相比較器２の一方を選択する。モード切替
信号は、外部マイコンからのコマンド発行により決定さ
れる信号で、Ｌのとき通常モード、Ｈのとき高速モード
である。ＰＬＬロック信号は、Ｌのときロックがはずれ
た状態で、Ｈのときロックした状態である。
【００１３】ロックしているかどうかの判定はＳＹＮＣ
パターンが定期的に検出できるかどうかで判定できる。
モード切替信号がＬ（通常モード）のときはＰＬＬロッ
ク信号の状態に関わらず、常に通常用位相比較器１が選
択される。位相比較選択信号がＨ（高速モード）のとき
はＰＬＬロック信号の状態によって通常用位相比較器１
と高速用位相比較器２が切り替わる。すなわちＰＬＬロ
ック信号がＬのときは通常用位相比較器１が選択され、
ＰＬＬロック信号がＨのときは高速用位相比較器２が選
択される。これにより、高速再生時においても正常に動
作するＰＬＬ回路を実現することができる。
パターンが定期的に検出できるかどうかで判定できる。
モード切替信号がＬ（通常モード）のときはＰＬＬロッ
ク信号の状態に関わらず、常に通常用位相比較器１が選
択される。位相比較選択信号がＨ（高速モード）のとき
はＰＬＬロック信号の状態によって通常用位相比較器１
と高速用位相比較器２が切り替わる。すなわちＰＬＬロ
ック信号がＬのときは通常用位相比較器１が選択され、
ＰＬＬロック信号がＨのときは高速用位相比較器２が選
択される。これにより、高速再生時においても正常に動
作するＰＬＬ回路を実現することができる。
【００１４】実施形態２は、実施形態１と位相比較器切
替回路７が異なる。実施形態２の位相比較器切替回路７
はセレクタ４とＡＮＤ素子８とＤ−ＦＦ９で構成されて
いる。セレクト信号はモード切替信号とＰＬＬロック信
号をＳＲＦ信号のエッジで打ち抜いた信号の論理積で決
まり、通常用位相比較器１か高速用位相比較器２の一方
を選択する。この構成により図４に示すように、位相比
較選択信号がＨ（高速モード）のときは、位相比較器の
切り替えが位相比較の途中ではなくＳＲＦ信号のエッジ
で行われるため、高速モード時においても正常に動作
し、さらに安定に動作するＰＬＬ回路を実現することが
できる。
替回路７が異なる。実施形態２の位相比較器切替回路７
はセレクタ４とＡＮＤ素子８とＤ−ＦＦ９で構成されて
いる。セレクト信号はモード切替信号とＰＬＬロック信
号をＳＲＦ信号のエッジで打ち抜いた信号の論理積で決
まり、通常用位相比較器１か高速用位相比較器２の一方
を選択する。この構成により図４に示すように、位相比
較選択信号がＨ（高速モード）のときは、位相比較器の
切り替えが位相比較の途中ではなくＳＲＦ信号のエッジ
で行われるため、高速モード時においても正常に動作
し、さらに安定に動作するＰＬＬ回路を実現することが
できる。
【００１５】なおこのＰＬＬ回路はＣＤ−ＲＯＭ再生装
置のみならず、ＤＶＤ等のディスク装置にも応用でき
る。またＰＬＬがロックしているか否かで切り替える機
能を無効にすることは回路の追加で容易にできる。
置のみならず、ＤＶＤ等のディスク装置にも応用でき
る。またＰＬＬがロックしているか否かで切り替える機
能を無効にすることは回路の追加で容易にできる。
【００１６】
【発明の効果】ＰＬＬ回路を高速でしかも安定に動作さ
せようとすると、チャージポンプの制御信号のパルス幅
を拡大するのが有効である。しかしパルス幅を拡大する
とＰＬＬのロックがはずれたときに位相比較器が正常に
動作しなくなってしまう。しかし本発明では、高速モー
ド時に通常用位相比較器と高速用位相比較器をＰＬＬが
ロックしているか否かで切り替えることにより、ロック
がはずれた場合にも正常に動作するＰＬＬ回路を実現す
ることができる。またＳＲＦ信号のエッジで切り替える
ことにより安定したＰＬＬ回路を実現することができ
る。
せようとすると、チャージポンプの制御信号のパルス幅
を拡大するのが有効である。しかしパルス幅を拡大する
とＰＬＬのロックがはずれたときに位相比較器が正常に
動作しなくなってしまう。しかし本発明では、高速モー
ド時に通常用位相比較器と高速用位相比較器をＰＬＬが
ロックしているか否かで切り替えることにより、ロック
がはずれた場合にも正常に動作するＰＬＬ回路を実現す
ることができる。またＳＲＦ信号のエッジで切り替える
ことにより安定したＰＬＬ回路を実現することができ
る。
【図１】本発明によるＰＬＬ回路の構成図
【図２】本発明によるＰＬＬ回路の構成図
【図３】位相比較器の動作説明図
【図４】本発明により実現できる位相比較器切り替えの
動作説明図
動作説明図
【図５】従来のＰＬＬ回路の構成図
１ 通常用位相比較器 ２ 高速用位相比較器 ３ 電圧制御発振器 ４ セレクタ ５ チャージポンプ ６ ローパスフィルタ ７ 位相比較器切替回路 ８ ＡＮＤ素子 ９ Ｄ−ＦＦ
Claims (3)
- 【請求項１】 位相比較方式の異なる第１の位相比較器
と第２の位相比較器を有し、ＰＬＬがロックしているか
否かで、前記第１の位相比較器と前記第２の位相比較器
を切り替える切替回路を有することを特徴とするＰＬＬ
回路。 - 【請求項２】 位相比較方式の異なる通常用位相比較器
と高速用位相比較器を有し、高速用位相比較器を選択す
る高速モードのときは、ＰＬＬのロックがはずれると前
述の通常用位相比較器に切り替わり、再びＰＬＬがロッ
クすると前述の高速用位相比較器に切り替わる位相比較
器切替回路を有することを特徴とするＰＬＬ回路。 - 【請求項３】 位相比較器切替回路が、各位相比較器に
入力される基準信号のエッジで通常用位相比較器と高速
用位相比較器の切り替えを行うことを特徴とする請求項
２記載のＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003668A JPH11205132A (ja) | 1998-01-12 | 1998-01-12 | Ｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10003668A JPH11205132A (ja) | 1998-01-12 | 1998-01-12 | Ｐｌｌ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11205132A true JPH11205132A (ja) | 1999-07-30 |
Family
ID=11563823
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10003668A Pending JPH11205132A (ja) | 1998-01-12 | 1998-01-12 | Ｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11205132A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020076121A (ko) * | 2001-03-27 | 2002-10-09 | 후지쯔 가부시끼가이샤 | Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로 |
-
1998
- 1998-01-12 JP JP10003668A patent/JPH11205132A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020076121A (ko) * | 2001-03-27 | 2002-10-09 | 후지쯔 가부시끼가이샤 | Ｐｌｌ 회로의 모드 절환 방법 및 ｐｌｌ 회로의 모드제어 회로 |
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