JP2000149459A

JP2000149459A - Ｐｌｌ回路

Info

Publication number: JP2000149459A
Application number: JP10321180A
Authority: JP
Inventors: Tsuneo Fujiwara; 恒夫藤原
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1998-11-12
Filing date: 1998-11-12
Publication date: 2000-05-30
Anticipated expiration: 2018-11-12
Also published as: JP3479459B2

Abstract

(57)【要約】【課題】ＣＬＶ制御された光ディスクシステムにおい
て、線速度が大きく変化してもデータの再生を行うため
のＰＬＬ回路には、発振範囲の広いＶＣＯが必要であっ
た。【解決手段】ディスクの線速度が所定の線速度より大
きい状態から収束するか、小さい状態から収束するかを
検出する線速度収束パターン判別手段（線速度判別器１
４、タイミング制御部１５）の判別結果によってＶＣＯ
の分周比を切り替える分周比切替手段と、分周比が１／
ｎの場合はＣＬＶ安定時に必要な周波数から所望の上限
周波数まで発振し、分周比が１／ｍの場合は所望の下限
周波数からＣＬＶ安定時に必要な周波数まで発振するＶ
ＣＯ手段を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＰＬＬ回路に係
り、特にディスク状記録媒体に記録・再生する装置にお
いて記録データに同期したクロックを生成するＰＬＬ回
路に好適に利用できるものである。

【０００２】

【従来の技術】近年、光ディスクを記録媒体としてデジ
タルデータを記録・再生するシステムが提案されてお
り、民生用のシステムとしてＣＤ（コンパクトディス
ク）、ＭＤ（ミニディスク）、などが実用化されてい
る。これら、ＣＤシステムやＭＤシステムなどでは、記
録方式としてＣＬＶ（ＣｏｎｓｔａｎｔＬｉｎｅａｒ
Ｖｅｌｏｃｉｔｙ）方式が採用されている。

【０００３】ＣＬＶ方式は、光ビームが走査しているト
ラックの半径位置が変わっても線速度を一定に保持して
ディスクの内周から外周の全面にわたって記録密度を一
定に保つことによって、ディスク容量の増大に貢献する
という利点をもった記録方式である。しかしながら、線
速度を一定に保つには、読み出し点のディスク半径位置
によってディスクの回転数を変化させなければならな
い。

【０００４】したがって、半径位置の大きく異なる２点
間の移動（シーク）が生じた場合、ディスクの大きな慣
性のため回転数を所定の値に制御するのに非常に時間が
必要であり、シークが発生するたびにＣＬＶ制御のため
の待ち時間が必要となる。

【０００５】このことによりＣＬＶ方式は平均的な転送
レートの低下を招くという欠点を有している。このよう
な欠点を回避するために、ディスクの回転が所望の回転
数になる前にデータを読み出すことがなされている。線
速度が所望の値になる前に再生信号からデータを正確に
読み出すには再生信号に同期したクロックが必要で、こ
のために周波数引き込み範囲の広いワイドキャプチャＰ
ＬＬ回路が用いられている。

【０００６】上記のＣＬＶ制御とワイドキャプチャＰＬ
Ｌ回路についてＭＤシステムを例にとって説明する。図
８にＭＤシステムのＣＬＶ制御回路およびワイドキャプ
チャＰＬＬ回路の一般的な構成を示す。図８において、
ディスク１には、図示はしないが、記録再生している点
の絶対位置を知るためにあらかじめ絶対アドレスが埋め
込まれている。

【０００７】これは、アドレスデータをバイフェーズマ
ーク変調し、さらに数％の周波数偏差でＦＭ変調して、
このＦＭ変調信号に対応してトラッキングサーボ用の案
内溝を蛇行（ウォブリング）させることによりディスク
全面にわたって埋め込まれている。この埋め込まれた信
号は、ピックアップ３によって、トラッキングサーボの
ためのプッシュプル信号を増幅およびフィルタリングす
ることにより得られる。

【０００８】この信号を以後、ウォブリング信号と称す
る。ウォブリング信号はもちろん絶対アドレスの再生に
用いられるが、もう一つの重要な用途としてＣＬＶ制御
回路４に入力され、ＣＬＶ制御に用いられる。ＣＬＶ制
御回路４では入力されたウォブリング信号を２値化して
分周器１８により分周し、さらに水晶発振器１７などの
周波数の安定した発振器のクロック出力が入力されこの
信号も分周器１９により分周される。ここでは、ディス
クの線速度が所定の値に一致した場合、分周器１８の出
力と分周器１９の出力の周波数が一致するように分周器
１８、１９の分周比が設定されている。

【０００９】これら分周器１８、１９の出力は、周波数
誤差検出器２０および位相誤差検出器２１に入力されて
両者の周波数誤差、および位相誤差が検出される。周波
数誤差検出器２０および位相誤差検出器２１の出力は切
替器２２に入力されて、どちらか一方が選択されチャー
ジポンプ２３に入力される。チャージポンプ２３はいわ
ゆる積分器で、ＤＣ値の積算および高域遮断特性をもっ
たループフィルタの役割を併せもつ。チャージポンプ２
３の出力はドライバ回路２４に入力され、ドライバ回路
２４の出力によりスピンドルモータ２が駆動されてディ
スク線速度を一定に保つようにフィードバック制御がな
される。

【００１０】ここで、ディスク１の線速度が所定の値よ
り離れている場合は、切替器２２により周波数誤差検出
器２０の出力が選択され、線速度が所定の値に近づいて
きた場合はさらに精密に制御するために位相誤差検出器
２１の出力が選択されて位相ロックがなされＣＬＶ制御
される。

【００１１】一方、ワイドキャプチャＰＬＬ回路５に
は、ウォブリング信号と、光磁気媒体に記録された記録
データを光ピックアップ３により再生したＲＦ信号が入
力されている。周波数誤差検出器６はウォブリング信号
を分周した信号とＶＣＯ（ＶｏｌｔａｇｅＣｏｎｔｏ
ｒｏｌｅｄＯｓｉｒａｔｏｒ）２６の出力を１／ｎ分
周器１１で分周した信号の周波数誤差を検出して出力す
る。

【００１２】また、位相誤差検出器７はＲＦ信号と１／
ｎ分周器１１の出力の位相誤差を検出して出力する。周
波数誤差検出器６と位相誤差検出器７の出力は切替器８
により選択されてチャージポンプ９に入力される。切替
器８の入力Ｓはタイミング制御部１６のＸ出力に接続さ
れている。チャージポンプ９はいわゆる積分器であり、
ＤＣ値の積算と高域遮断特性をもったループフィルタの
役割を併せもつ。チャージポンプ９の出力はＶＣＯ２６
に入力されてフィードバックループを構成している。

【００１３】このＰＬＬ回路において、シークが生じた
直後、タイミング制御部１６は上位装置からの指示をト
リガに、所定時間出力ＸをＬｏｗにした後、Ｈｉｇｈに
する。ここで、上位装置とは当該ＭＤシステム全体の制
御を司るシステムマイコンなどに相当するものである。

【００１４】これにより、切替器８は所定期間、周波数
誤差検出器６の出力を選択出力して、ＶＣＯ２６の出力
を１／ｎ分周器１１で１／ｎしたときの周波数を位相引
き込みのキャプチャレンジまで引き寄せ、その後、切替
器８は、位相誤差検出器７の出力を選択出力して位相ロ
ックを行う。この場合ＶＣＯ２６の応答はスピンドルモ
ータの応答よりもはるかに速いので線速度が所定の値に
制御される前にＲＦ信号に同期したクロックが得られ、
記録データを再生することができる。

【００１５】

【発明が解決しようとする課題】しかしながら、上記の
ような従来のワイドキャプチャＰＬＬ回路では、大きな
半径差のシークが生じた場合でも速やかに同期クロック
を得るためには、非常に発振範囲の広いＶＣＯが必要と
なる。たとえば、シーク前の半径が１５ｍｍでシーク後
の半径が３０ｍｍであった場合、シーク直後の線速度は
ＣＬＶ安定時の２倍となり、同期クロックの周波数もＣ
ＬＶ安定時の２倍となる。また、シーク前の半径が３０
ｍｍでシーク後の半径が１５ｍｍであった場合シークし
た直後の線速度はＣＬＶ安定時の１／２となり、同期ク
ロックの周波数も１／２となる。

【００１６】このような場合をすべてカバーしようとす
るとＶＣＯの発振範囲はＣＬＶ安定時の同期クロック周
波数の１／２から２倍までを発振できなければならな
い。このような広い範囲の周波数を発振し、また、入力
電圧に対してリニアな特性を有し、また、比較的簡単な
構成で、コストの上昇を抑えたＶＣＯを得ることは難し
いという課題がある。本発明は、かかる課題に鑑み、こ
れら課題の内少なくとも一つを解決したＰＬＬ回路を提
供することを目的とするものである。

【００１７】

【課題を解決するための手段】上記のような課題を解決
するために、本発明のＰＬＬ回路は、以下のような構成
を採る。

【００１８】即ち、請求項１の発明は、入力された信号
と再生されたクロックとを比較してエラー信号を作成
し、該エラー信号により前記再生クロックを発生する発
振器の発振周波数を制御することで入力信号に同期した
再生クロックを発生させるＰＬＬ回路において、前記発
振器からの信号を分周してそれぞれ異なった周波数の信
号を作成する複数の分周器と、該複数の分周器から出力
される複数の信号の内の一つの信号を選択し再生クロッ
クとして出力する切替器と、を具備したことを要旨とす
るＰＬＬ回路であり、また、請求項２の発明は、線速度
を一定に保つように回転するディスク状記録媒体から読
み出された信号と再生されたクロックとを比較してエラ
ー信号を作成し、該エラー信号により前記再生クロック
を発生する発振器の発振周波数を制御することで入力信
号に同期した再生クロックを発生させるＰＬＬ回路にお
いて、前記発振器からの信号を分周してそれぞれ異なっ
た周波数の信号を作成する複数の分周器と、該複数の分
周器から出力される複数の信号の内の一つの信号を選択
し再生クロックとして出力する切替器と、前記ディスク
状記録媒体の回転線速度が変化した後、所定の線速度に
収束する際に、所定の線速度より速い状態から収束する
か遅い状態から収束するかを検出する線速度収束パター
ン判別手段と、を具備し、前記切替器を前記線速度収束
パターン判別手段の判別結果により切替えることを要旨
とするＰＬＬ回路であり、また、請求項３の発明は、線
速度を一定に保つように回転するディスク状記録媒体か
ら読み出された信号と再生されたクロックとを比較して
エラー信号を作成し、該エラー信号により前記再生クロ
ックを発生する発振器の発振周波数を制御することで入
力信号に同期した再生クロックを発生させるＰＬＬ回路
において、それぞれ異なる周波数で発振する複数の前記
発振器と、該複数の発振器から出力される複数の信号の
内の一つの信号を選択し再生クロックとして出力する切
替器と、前記ディスク状記録媒体の回転線速度が変化し
た後、所定の線速度に収束する際に、所定の線速度より
速い状態から収束するか遅い状態から収束するかを検出
する線速度収束パターン判別手段と、を具備し、前記切
替器を前記線速度収束パターン判別手段の判別結果によ
り切替えることを要旨とするＰＬＬ回路であり、また、
請求項４の発明は、線速度を一定に保つように回転する
ディスク状記録媒体から読み出された信号と再生された
クロックとを比較してエラー信号を作成し、該エラー信
号により前記再生クロックを発生する発振器の発振周波
数を制御することで入力信号に同期した再生クロックを
発生させるＰＬＬ回路において、前記エラー信号により
発振周波数が制御され、発振周波数可変範囲切替信号に
より発振周波数範囲が制御される前記発振器と、ディス
ク状記録媒体の回転線速度が変化した場合に所定の線速
度に収束させる際に、所定の線速度より速い状態から収
束するか遅い状態から収束するかを検出する線速度収束
パターン判別手段と、を具備し、前記発振器の発振周波
数可変範囲切替信号を前記線速度収束パターン判別手段
の判別結果信号とすることを要旨とするＰＬＬ回路であ
り、また、請求項５の発明は、前記線速度収束パターン
判別手段は、前記ディスク状記録媒体の回転線速度が所
定の速度より速いか遅いかを判別する線速度判別手段
と、前記ディスク状記録媒体の回転線速度が所定の線速
度に収束するまでの過渡期間に前記線速度判別手段に対
して線速度判別を指示するタイミング制御手段と、を具
備することを要旨とする請求項２乃至請求項４のいずれ
かに記載のＰＬＬ回路である。

【００１９】

【発明の実施の形態】まず、本発明の概念を説明するた
めに、例として最内周半径が１５ｍｍで、最外周半径が
３０ｍｍのディスクにおけるシーク時の線速度について
考察する。ここでは、ワイドキャプチャＰＬＬの仕様
は、最内周から最外周、最外周から最内周というシーク
が発生した場合でもＣＬＶ制御が安定する前にＲＦ信号
に位相ロックしたクロックを得ることと仮定する。ま
ず、パターン１として最内周から最外周へシークする場
合を考える。ここでシーク前はＣＬＶ制御が安定してお
り所定の線速度でディスクが回転していると仮定する。
このときの線速度の変化をグラフ化して図２に示す。こ
の場合シーク直後に線速度が２倍になり、その後、緩や
かなカーブを描いて所定の線速度に収束してゆく。

【００２０】ＰＬＬ回路が位相ロックしなければならな
い周波数（チャネルクロック周波数）、すなわちＶＣＯ
の発振周波数も線速度に比例しているので、シーク直後
に２倍になり、その後、緩やかなカーブを描いて所定の
チャネルクロック周波数に収束する。また、パターン２
として最外周から最内周へシークする場合を考える。こ
こでシーク前はＣＬＶ制御が安定しており所定の線速度
となるようにディスクが回転していると仮定する。

【００２１】この場合の線速度の変化をグラフ化して図
２に示す。この場合シーク直後に線速度が１／２にな
り、その後、緩やかなカーブを描いて所定の線速度に収
束してゆく。チャネルクロック周波数、すなわちＶＣＯ
の発振周波数も線速度に比例しているので、シーク直後
に１／２になり、その後、緩やかなカーブを描いて所定
のチャネルクロック周波数に収束する。

【００２２】従来のＰＬＬ回路でこのような場合でも速
やかにＲＦ信号に位相ロックしたクロックを得るために
は、ＶＣＯの発振周波数範囲ｆｒは、ｆｃｈを所定のチ
ャネル周波数とするとｆｒ＝ｆｃｈ／２〜２・ｆｃｈとなり、最低周波数と最高周波数の比率は４倍となり、
実用上困難であった。

【００２３】ここで、あらためて、パターン１とパター
ン２をみると、パターン１では所定のチャネルクロック
周波数以上が必要で、パターン２では所定のチャネルク
ロック以下が必要であることがわかる。これは、どのよ
うな場合でもこの２つのパターンに当てはまり、たとえ
シーク前にＣＬＶ制御が安定していなくても所定のチャ
ネルクロック周波数より上の周波数から収束に向かうパ
ターン１と、チャネルクロック周波数より下の周波数か
ら収束に向かうパターン２とに分けることができ、この
２つのパターンはシーク直後あるいはＰＬＬ引き込み過
程の初期でも判定することができる。

【００２４】したがって例えばパターン１だと判定され
れば、ＶＣＯの出力を１／１にして使用し、パターン２
だと判定されればＶＣＯの出力を１／２に分周して使用
すればよい。

【００２５】即ち、ＶＣＯの発振範囲は全域にわたる必
要はなく、１／１分周のときｆｒ＝（ｆｃｈ−α）〜２・（ｆｃｈ＋α）１／２に分周のとき、ｆｒ＝（ｆｃｈ−α）／２〜（ｆｃｈ＋α）となるようにすれば、十分に実用的なＶＣＯを用いるこ
とができる。

【００２６】しかも、一旦収束パターンを判別して位相
ロックしてしまえば、ＣＬＶ制御の過渡期においてもＶ
ＣＯの切替えは発生せず、連続して読み出しが可能とな
る。

【００２７】ここで、αはＣＬＶ制御安定時における線
速度の変動およびＰＬＬ引き込みの際のオーバーシュー
トなどを考慮したものである。

【００２８】以上の概念を踏まえ、以下、本発明の実施
形態を図を参照しながら詳述する。まず、図１は本発明
の第１の実施形態であり、本発明をＭＤシステムに適用
した場合ののＣＬＶ制御回路およびワイドキャプチャＰ
ＬＬ回路の構成を示す。尚、図中で従来の技術と同じも
のは同一の番号を付している。

【００２９】ディスク１には、図示はしないが、記録再
生している点の絶対位置を知るためにあらかじめ絶対ア
ドレスが埋め込まれている。このアドレス信号から得ら
れるウォブリング信号がＣＬＶ制御回路４に入力され、
ＣＬＶ制御に用いられる。ＣＬＶ制御の方法は従来の技
術と同じであるのでここでは説明を省略する。

【００３０】次に、本発明の特徴であるワイドキャプチ
ャＰＬＬ回路について説明する。ワイドキャプチャＰＬ
Ｌ回路５には、入力としてウォブリング信号とＲＦ信号
および水晶発振器１７から出力される安定した周波数の
クロック信号が入力されている。

【００３１】以下、このワイドキャプチャＰＬＬ回路５
の構成を説明する。線速度判別器１４にはウォブリング
信号とクロック信号が入力されている。この線速度判別
器１４は、ＥＮ入力がＨｉｇｈレベルのときは、線速度
がＣＬＶ制御安定時の所定の線速度より大きいか小さい
かを判別して、大きい場合はＨｉｇｈレベルを、小さい
場合はＬｏｗレベルを出力し、ＥＮ入力がＬｏｗレベル
のときは以前に判別した結果を保持する。この線速度判
別器１４の具体的な構成については後述する。

【００３２】この線速度判別器１４の出力は切替器１３
のＳ入力に接続される。切替器１３はＳ入力がＨｉｇｈ
のときはＡ入力をＹ出力から出力し、Ｓ入力がＬｏｗの
ときはＢ入力の信号を出力する。

【００３３】一方、ＶＣＯ１０の出力は１／ｎ分周器１
１と１／ｍ分周器１２に入力されている。ここではｍ＞
ｎとする。この１／ｎ分周器１１の出力は切替器１３の
Ａ入力に、１／ｍ分周器１２の出力は切替器１３のＢ入
力に入力されている。

【００３４】したがって、線速度判別器１４の出力がＨ
ｉｇｈレベルの場合は１／ｎ分周器１１の出力が選択さ
れ、線速度判別器１４の出力がＬｏｗレベルの場合は１
／ｍ分周器１２の出力が切替器１３により選択されて、
周波数誤差検出器６、位相誤差検出器７に入力される。

【００３５】周波数誤差検出器６、位相誤差検出器７は
従来と同様の動作をする。つまり、周波数誤差検出器６
は、切替器１３の出力とウォブリング信号との周波数の
差を検出し、位相誤差検出器７は、切替器１３の出力と
ＲＦ信号のとの位相差を検出して出力する。

【００３６】また、タイミング制御部１５では、上位装
置からの指示にしたがって切替器８の切替タイミングお
よび線速度判別器１４のイネーブル信号の制御を行う。
切替器８の出力はチャージポンプ９に入力されチャージ
ポンプ９の出力はＶＣＯ１０に入力され、フィードバッ
クループを構成している。

【００３７】次に、上記で構成を説明したワイドキャプ
チャＰＬＬ回路の動作を図１と図３を併用して説明す
る。まず、図３（ｂ）に示すようにシークが発生した場
合Ｌｏｗ、シークが終了してフォーカスサーボ、トラッ
キングサーボが正常に引き込んだ時Ｈｉｇｈになる信号
が上位装置からタイミング制御部１５に入力され、これ
を受けてタイミング制御部１５は、図３（ｃ）のように
所定期間出力ＡをＨｉｇｈにする。

【００３８】よって線速度判定器１４のＥＮ入力が所定
期間Ｈｉｇｈになり、線速度判定器１４は、この間の線
速度が所定の線速度より大きいか小さいかを判定し、こ
の時点で線速度が所定の値に収束してゆくパターンが上
記のパターン１か、パターン２かが判定される。つま
り、タイミング制御部１５と線速度判別器１４により線
速度収束パターン判別手段が実現されている。

【００３９】ここで、仮にパターン１であると判定され
ると線速度判定器１４は図３（ｄ）のようにＨｉｇｈを
出力する。線速度判定器１４のＨｉｇｈ出力を受けた切
替器１３は１／ｎ分周器１１の出力を選択して出力す
る。

【００４０】次に、周波数誤差検出器６によりこの切替
器１３の出力とウォブリング信号が周波数比較されて周
波数誤差が出力される。また、同時に位相誤差検出器７
により、切替器１３の出力とＲＦ信号の位相が比較され
て、位相誤差が出力される。図３（ｅ）に示すように、
タイミング制御部１５の出力Ｘは、ＰＬＬ引き込みの初
期の所定期間（周波数引き込み期間）、Ｌｏｗを出力す
るので切替器８は周波数誤差検出器６の出力を選択して
出力する。

【００４１】したがってＶＣＯ１０の出力を１／ｎ分周
した信号の周波数はＲＦ信号のチャネルクロック周波数
のかなり近傍まで収束する。この周波数引き込み期間が
終了すると、タイミング制御部１５の出力ＸはＨｉｇｈ
を出力するので、切替器８は位相誤差検出器７の出力を
選択して出力する。

【００４２】この時、ＶＣＯ１０の出力を１／ｎ分周し
た信号の周波数はＲＦ信号のチャネルクロック周波数の
かなり近傍で位相ロックのキャプチャレンジ内に入って
いるので、位相誤差検出器７の出力が位相の「進み遅れ
なし」を示す値を出力するようにフィードバックループ
が作用しＲＦ信号と切替器１３の出力（ＶＣＯの出力を
１／ｎ分周したもの）が位相ロックされる。

【００４３】この時、当然ＣＬＶ制御は過渡期間で、図
３（ａ）に示すように線速度は所定の線速度より速く、
徐々に所定の線速度に近づいていく。したがってＶＣＯ
１０の出力を１／ｎ分周した場合の発振周波数範囲はパ
ターン１で収束するときの必要な周波数をカバーしてい
るので、一旦、位相ロックすればＣＬＶの過渡期間でも
位相ロックを保ったままデータの再生を行うことができ
る。

【００４４】また、線速度判定期間において線速度が所
定の線速度より小さいと判定され、線速度収束パターン
がパターン２であると判定されると、ＶＣＯ１０の出力
を１／ｍして使用する。この場合のＰＬＬが位相ロック
にいたるまでの過程は先に説明した場合と同じなので省
略する。位相ロックされたときＣＬＶ制御は過渡期間
で、線速度は所定の線速度より遅く、徐々に所定の線速
度に近づいていく。

【００４５】したがって、ＶＣＯ１０の出力を１／ｍ分
周して使用している場合の発振周波数範囲はパターン２
で収束するときの必要な周波数をカバーしているので、
一旦、位相ロックすればＣＬＶの過渡期間でも位相ロッ
クを保ったままデータの再生を行うことができる。

【００４６】上記の構成で、例えば、ワイドキャプチャ
ＰＬＬの引き込み周波数範囲の仕様として、所定の線速
度の２倍から、１／２までとした場合、従来方式では最
高周波数と最低周波数の比は４倍必要であったが、本発
明を適用すれば、上記で説明した構成でｎ＝１、ｍ＝２
とするとＶＣＯの発振周波数範囲は従来構成の最高周波
数と最低周波数の比は２倍でよく、実用的なＶＣＯでＣ
ＬＶ制御を用いたディスクシステムにおけるワイドキャ
プチャＰＬＬを実現できる。

【００４７】次に、線速度判別器１４の具体的な構成に
ついて図４を用いて説明する。まず、ウォブリング信号
が、入力（Ａ）から入力され、２値化器４１によって２
値化される。次に、立ち上がりエッジ検出器４２によっ
て２値化されたウォブリング信号の立ち上がりが検出さ
れ、１クロック分のパルスが出力される。

【００４８】立ち上がりエッジ検出器４２の出力はカウ
ンタ４３のＣＬＲ入力およびラッチ４４のラッチイネー
ブル入力（ＥＮ）に接続されている。これにより、ウォ
ブリング信号を２値化した信号の立ち上がりから次の立
ち上がり、すなわちウォブリング信号の１周期がクロッ
クによりカウントされ、クロック単位での周期が測定さ
れ、ラッチ４４に保持される。

【００４９】これが所定値より大きいか小さいかをコン
パレータ４５により判定することにより、現在の線速度
が所定値より大きいか小さいかが判定される。次段のラ
ッチ４６のラッチイネーブル入力（ＥＮ）には入力（Ｅ
Ｎ）から入力されるイネーブル信号が接続されているの
で、イネーブル信号が有効な場合のみ判定結果が更新さ
れる。

【００５０】次に、本発明の第２の実施形態を図５に示
す。この場合、先に説明した第１の実施形態とほぼ同じ
であるが、１つのＶＣＯの分周比を切り替えるのではな
く、図５に示したようにＶＣＯａ２７とＶＣＯｂ２８の
出力を線速度判定器１４の出力によって切り替えるとい
う構成を採っている。これにより、例えば、中心周波数
の選択範囲は広いが、最低周波数と最高周波数の比が２
倍以下しかとれないＶＣＯを用いなければならない場合
でも、ワイドキャプチャＰＬＬ回路が実現できる。

【００５１】例えば、ＶＣＯの仕様として最低周波数と
最高周波数の比が１．５倍であった場合、ＶＣＯａは発
振範囲（ｆｒ）がｆｒ＝（ｆｃｈ−α）〜１．５・ｆｃｈのものを選び、ＶＣＯｂは発振範囲（ｆｒ）がｆｒ＝（ｆｃｈ／１．５）〜（ｆｃｈ＋α）のものを選べば、実質的にはＰＬＬの引き込み範囲は（ｆｃｈ／１．５）〜１．５ｆｃｈとなり、ＶＣＯの最低周波数と最高周波数の比が２．２
５倍の場合と等価となる。

【００５２】更に、本発明の第３の実施形態を図６に示
す。この場合も先に説明した第１の実施形態とほぼ同じ
であるが、ＶＣＯの分周比を切り替えるのではなく、発
振周波数範囲を段階的に変化させることができるＶＣＯ
２９を用い、発振周波数範囲の切替を線速度判定器１４
の出力によって行うという構成を特徴としている。

【００５３】一般的にＶＣＯは制御電圧による連続的な
周波数可変範囲を広くすることは困難であるが、内部定
数の切替による発振周波数範囲の切替はかなり広範囲に
可能である。したがって、この方法を用いることにより
実用的なＶＣＯで、ＰＬＬ引き込み周波数範囲を広くす
ることができる。

【００５４】例えば、ＶＣＯ２９は最低周波数と最高周
波数の比が１．５倍であるが、切替入力（Ｓ）がＨｉｇ
ｈの場合、発振範囲（ｆｒ）がｆｒ＝（ｆｃｈ−α）〜（１．５・ｆｃｈ）となり、切替入力（Ｓ）がＬｏｗのときは発振範囲（ｆ
ｒ）がｆｒ＝（ｆｃｈ／１．５）〜（ｆｃｈ＋α）となるようにすれば、本発明の適用により実質的にはＰ
ＬＬの引き込み範囲は（ｆｃｈ／１．５）〜（１．５・ｆｃｈ）となり、ＶＣＯの最低周波数と最高周波数の比が２．２
５倍の場合と等価となる。

【００５５】ここで、図７に周波数を段階的に切り替え
ることができるＶＣＯの一般的な構成を示す。図７にお
いて、制御電圧はオペアンプ７５、抵抗、コンデンサか
らなる差動積分器７１に入力される、差動積分器７１
は、制御電圧に比例した時間で充放電される。差動積分
器７１の出力はヒステリシスコンパレータ７２に入力さ
れ、ヒステリシスコンパレータ７２は入力がしきい値を
超えると出力が反転し、トランジスタ７３をＯＮ／ＯＦ
Ｆする。このトランジスタ７３がＯＦＦのとき差動積分
器７１は充電され、ＯＮのとき放電されるので、差動積
分器７１の出力は三角波を発振する。したがってヒステ
リシスコンパレータ７２の出力が、方形波のクロックと
して出力される。

【００５６】一方、充放電の時間すなわち発振周波数は
コンデンサと抵抗の定数によって決まる。したがってス
イッチ７４によりコデンサ７６とコンデンサ７７を切り
替えることにより発振周波数を切り替えることができ
る。

【００５７】以上の説明では、ＭＤシステムを例にとっ
て説明したが、これに限るものではない。例えば、記録
再生する際の同期クロックの抽出を、記録データそのも
のではなく、クロック抽出の目的でディスクに埋め込ま
れたクロックマークを用いて行う、いわゆる外部クロッ
ク方式を用いたシステムに適用する場合は、ウォブリン
グ信号のかわりにクロックマーク信号を用いればよい。

【００５８】また、ＣＬＶ制御される場合を例に説明し
たが、半径位置によって段階的に線速度を変化させるＺ
ＣＬＶ（ＺｏｎｅＣｏｎｓｔａｎｔＬｉｎｅａｒ
Ｖｅｌｏｃｉｔｙ）方式を用いたシステムにも適用でき
る。ＺＣＬＶ方式は、ゾーン毎の段階的なＣＬＶである
ため、同一のゾーン内ではＣＡＶ方式であり、線速度は
変化するが、普通ゾーン内の半径差は小さいため、上記
説明したαの値をゾーン内の線速度の差を吸収できるよ
うにすれば問題ない。

【００５９】また、以上の実施形態ではＶＣＯがカバー
すべき周波数範囲を２つの範囲に分けて説明したが、２
つに限らず３以上の範囲に分割する応用も当然考えられ
るところである。

【００６０】以上のように、本願発明は比較的簡単構成
なのでコストの上昇を抑えた上で広い周波数可変範囲を
有するＰＬＬ回路を実現することができる。

【００６１】

【発明の効果】請求項１及び請求項２及び請求項５の発
明によれば、位相ロックが可能な、最低周波数と最高周
波数の比をＶＣＯの能力以上に拡大することができるの
で、実用的なＶＣＯで引き込み周波数範囲の広いワイド
キャプチャＰＬＬ回路を実現することができる。

【００６２】また、請求項３及び請求項５の発明によれ
ば、複数のＶＣＯにより引き込み周波数範囲をカバーす
るので、個々のＶＣＯの周波数可変範囲を狭くできるた
め、安価なＶＣＯの使用が可能となり、更に、ＶＣＯの
周波数可変範囲も余裕を持って使用できるので入力電圧
に対しリニアな特性が得られやすい。

【００６３】また、請求項４及び請求項５の発明によれ
ば、発振周波数範囲を段階的に変化させることができる
ＶＣＯを用いることにより回路構成を簡単にした上で広
い周波数可変範囲を実現できる。

【図面の簡単な説明】

【図１】本発明の第１の実施形態を示すブロック図であ
る。

【図２】本発明の概念を説明するための波形図である。

【図３】本発明の動作を説明するための波形図である。

【図４】本発明の線速度収束パターン判別器の構成を示
すブロック図である。

【図５】本発明の第２の実施形態を示すブロック図であ
る。

【図６】本発明の第３の実施形態を示すブロック図であ
る。

【図７】発振周波数範囲の切り替え可能なＶＣＯの構成
を示す図である。

【図８】従来の技術を説明するためのブロック図であ
る。

【符号の説明】

１ディスク記録媒体、２スピンドルモータ、３ピ
ックアップ、４ＣＬＶ制御回路、５ＰＬＬ回路、６
周波数誤差検出器、７位相誤差検出器、８切替器、
９チャージポンプ、１０ＶＣＯ、１１分周器、１
２分周器、１３切替器、１４線速度収束パターン
判別器、１５タイミング制御部、１６タイミング制
御部、１７水晶発振器、１８分周器、１９分周
器、２０周波数誤差検出器、２１位相誤差検出器、２
２切替器、２３チャージポンプ、２４ドライバ、
２５ＰＬＬ回路、２６ＶＣＯ、２７ＶＣＯ、２８
ＶＣＯ、２９ＶＣＯ、４１２値化器、４２立ち上
がりエッジ検出器、４３カウンタ、４４ラッチ、４
５コンパレータ、４６ラッチ、７１差動積分器、
７２ヒステリシスコンパレータ、７３トランジス
タ、７４スイッチ、７５オペアンプ、７６コンデ
ンサ、７７コンデンサ

Claims

【特許請求の範囲】

【請求項１】入力された信号と再生されたクロックと
を比較してエラー信号を作成し、該エラー信号により前
記再生クロックを発生する発振器の発振周波数を制御す
ることで入力信号に同期した再生クロックを発生させる
ＰＬＬ回路において、前記発振器からの信号を分周してそれぞれ異なった周波
数の信号を作成する複数の分周器と、該複数の分周器から出力される複数の信号の内の一つの
信号を選択し再生クロックとして出力する切替器と、を具備したことを特徴とするＰＬＬ回路。
【請求項２】線速度を一定に保つように回転するディ
スク状記録媒体から読み出された信号と再生されたクロ
ックとを比較してエラー信号を作成し、該エラー信号に
より前記再生クロックを発生する発振器の発振周波数を
制御することで入力信号に同期した再生クロックを発生
させるＰＬＬ回路において、前記発振器からの信号を分周してそれぞれ異なった周波
数の信号を作成する複数の分周器と、該複数の分周器から出力される複数の信号の内の一つの
信号を選択し再生クロックとして出力する切替器と、前記ディスク状記録媒体の回転線速度が変化した後、所
定の線速度に収束する際に、所定の線速度より速い状態
から収束するか遅い状態から収束するかを検出する線速
度収束パターン判別手段と、を具備し、前記切替器を前記線速度収束パターン判別手
段の判別結果により切替えることを特徴とするＰＬＬ回
路。
【請求項３】線速度を一定に保つように回転するディ
スク状記録媒体から読み出された信号と再生されたクロ
ックとを比較してエラー信号を作成し、該エラー信号に
より前記再生クロックを発生する発振器の発振周波数を
制御することで入力信号に同期した再生クロックを発生
させるＰＬＬ回路において、それぞれ異なる周波数で発振する複数の前記発振器と、該複数の発振器から出力される複数の信号の内の一つの
信号を選択し再生クロックとして出力する切替器と、前記ディスク状記録媒体の回転線速度が変化した後、所
定の線速度に収束する際に、所定の線速度より速い状態
から収束するか遅い状態から収束するかを検出する線速
度収束パターン判別手段と、を具備し、前記切替器を前記線速度収束パターン判別手
段の判別結果により切替えることを特徴とするＰＬＬ回
路。
【請求項４】線速度を一定に保つように回転するディ
スク状記録媒体から読み出された信号と再生されたクロ
ックとを比較してエラー信号を作成し、該エラー信号に
より前記再生クロックを発生する発振器の発振周波数を
制御することで入力信号に同期した再生クロックを発生
させるＰＬＬ回路において、前記エラー信号により発振周波数が制御され、発振周波
数範囲切替信号により発振周波数範囲が制御される前記
発振器と、ディスク状記録媒体の回転線速度が変化した場合に所定
の線速度に収束させる際に、所定の線速度より速い状態
から収束するか遅い状態から収束するかを検出する線速
度収束パターン判別手段と、を具備し、前記発振器の発振周波数範囲切替信号を前記
線速度収束パターン判別手段の判別結果信号とすること
を特徴とするＰＬＬ回路。
【請求項５】前記線速度収束パターン判別手段は、前記ディスク状記録媒体の回転線速度が所定の速度より
速いか遅いかを判別する線速度判別手段と、前記ディスク状記録媒体の回転線速度が所定の線速度に
収束するまでの過渡期間に前記線速度判別手段に対して
線速度判別を指示するタイミング制御手段と、を具備することを特徴とする請求項２乃至請求項４のい
ずれかに記載のＰＬＬ回路。