WO2005031742A1 - 記録クロック生成装置 - Google Patents

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WO2005031742A1
WO2005031742A1 PCT/JP2004/014669 JP2004014669W WO2005031742A1 WO 2005031742 A1 WO2005031742 A1 WO 2005031742A1 JP 2004014669 W JP2004014669 W JP 2004014669W WO 2005031742 A1 WO2005031742 A1 WO 2005031742A1
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recording
circuit
period
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PCT/JP2004/014669
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Inventor
Kiyotaka Tanaka
Hironori Deguchi
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number

Definitions

  • the present invention relates to a recording clock generation device, and more particularly, to a sharing of a wobbled PLL circuit and a physical address decoding circuit in a device corresponding to both DVD-R / RW and + RW / + R recording. . Background art
  • DVD-R RW and + RWZ + R recording devices are configured, for example, as shown in FIG.
  • This device has both a 186-times multiplication PLL circuit and a 32-times multiplication PLL circuit.
  • address information, additional information, and a synchronization signal are usually recorded on the recording medium of these systems in order to specify a recording position (track) on the optical disk.
  • the DVD-R / RW adopts a land pre-pit (hereinafter, also referred to as LPP) format, and + RW / + R uses a poble position modulation (hereinafter, AD IP). Format) is adopted.
  • LPP land pre-pit
  • AD IP poble position modulation
  • 60 I is a wobble signal, which is input to a time domain filter 602 for removing noise.
  • the signal from which the noise has been removed by the time domain filter 602 is input to the next stage variable cycle averaging circuit 603, where the variation in the cycle is averaged and output.
  • the phase correction circuit 614 corrects the timing deviation of the recording data due to the period conversion of the AD IP signal, and performs phase compensation.
  • the selector 615 outputs the LPP signal via the LPP signal timing conversion circuit 616. One of the input AD IP signals is input.
  • the phase comparator 604 compares the phase of the output of the pebble period averaging circuit 603 with the phase of the output of the selector 612.
  • 605 is a charge pump that converts the output of the phase comparator 604 to digital-Z analog to control a VCO (voltage controlled oscillator) that is a subsequent analog circuit
  • 606 is a converter that outputs the output of the charge pump 605 to the VCO ( Electric This is a selector that switches between output to 607 and output to VC0608.
  • 609 is a selector that selects one of the VOC 607 and VOC 608 outputs and outputs it to the arithmetic circuit 613 described later
  • 610 is a 1Z186 divider
  • 611 is a 1/32 divider
  • 612 is 1/186 minute This selector selects and outputs either the output of 610 period or 1Z 32 minute period 611.
  • Reference numeral 613 denotes an arithmetic circuit that performs processes such as frequency division of the reference clock, detection of PLL lock / unlock, frequency shift detection, and phase inversion detection.
  • Reference numeral 617 denotes an LPP decoder that decodes an LPP binarized signal and outputs address data
  • 618 denotes an ADIP decoder that decodes an ADIP binarized signal and outputs address data.
  • a selector 691 selects one of the outputs of the LPP decoder 617 and the ADIP decoder 618 and outputs it as address data.
  • the input signal when the input signal is a DVD-RZRW standard land pre-pit signal, the input signal is switched by the selector 606 to be input to the VCO (607), and the output of the 1/186 frequency divider 610 is output. Is selected by the selector 612 and output to the phase comparator 604, the deviation from the reference clock is calculated by the arithmetic circuit 613, and a signal WP LL OK615 indicating that the PLL circuit is in the LOCK state is recorded. Clock frequency ⁇ K signal WREFOK616 is output.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2003-100015
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2003-123257
  • the recording clip generator of the conventional DVD-R // RW and + RW / + R recorders is configured as described above, and the formats of the DVD-RZRW standard and + RWZ + R standard respectively. Incorporating each PLL circuit corresponding to the above, the circuit scale of the device becomes large, and there is a problem that it is disadvantageous in terms of cost.
  • the means for converting a + RW / + R standard wobble binarized signal to a DVD-R / RW standard land pre-pit signal for the purpose of synchronizing protection has the problem that the configuration of the conversion circuit is complicated. I got a point.
  • the present invention has been made in order to solve the above problems, and corresponds to each format of the DVD-R ZRW standard and + RWZ + R standard, and does not increase the circuit scale.
  • An object of the present invention is to provide a recording clip generation device for a + RW / + R recording device. Disclosure of the invention
  • a recording clock generation device is a recording clock generation device for generating a recording clock when performing recording on media having different frequency standards during recording using the same recording device.
  • a frequency conversion circuit for converting the obtained + RWZ + R standardized 32 T-period binarized binary signal into a DVD-RZRW standardized 18 T-period binarized binarized signal,
  • a selector that switches and outputs one of the output of the circuit, a converted wobbled binarized signal having a period of 186 T, and the input signal of a wobbled binarized signal having a period of 186 T;
  • a PLL circuit that receives the output of (1) and multiplies the wobbled binarized signal by 186 times.
  • the recording clock generating apparatus is a recording clock generating apparatus for generating a recording clock when performing recording on media with different recording frequency standards using the same recording apparatus.
  • a frequency conversion circuit that converts the converted DVD-R / RW standard 1886 T-period binary signal into a + RWZ + R standard 32 T-period binary signal;
  • a selector that switches and outputs one of the output of the converted 32 T-period binarized binarized signal and the input 32 T-period binarized binarized signal, which is the output of the frequency conversion circuit; Exit selector And a PLL circuit for receiving the force and reducing the value of the wobble binarized signal by 32.
  • the recording clock generator according to the present invention (Claim 3) is the recording clock generator according to Claim 1, wherein the ADIP binarization conforming to + RW / + R standard is provided.
  • a circuit that converts the signal into a land pre-pit binary signal that conforms to the DVD-RZRW standard, and a circuit that detects even sync data, odd sync data, 0 data, and 1 data from the land pre-pit binary signal And a physical address decoding device having the following.
  • the recording clock generating apparatus (claim 4) is the recording clock generating apparatus according to claim 2, wherein the land pre-pit binary signal conforming to the DVD-R / RW standard is used. And a circuit for detecting sync data, 0 data, and 1 data from the AD IP binarized signal. An evening decoding device is provided.
  • the recording clock generation device (claim 5) is the recording clock generation device according to claim 1, wherein the ADIP binarized signal conforming to the + RW / + R standard is converted to a digital signal.
  • VD—RZRW standard land pre-pit binarization signal conversion circuit D VD—R / RW standard 18-T period wobble binary signal and land pre-pit binarization signal And a phase adjustment circuit for adjusting the phase of the signal.
  • the recording clock generating apparatus (claim 6) is the recording clock generating apparatus according to claim 2, wherein the land clock binarized signal conforming to the DVD-RZRW standard is used.
  • the land clock binarized signal conforming to the DVD-RZRW standard is used.
  • the recording clock generating apparatus is a recording clock generating apparatus for generating a recording clock when performing recording on media having different recording frequency standards using the same recording apparatus.
  • ⁇ of the first cycle which is the first standard
  • a selector that switches and outputs one of the input signals of the input wobble binarization signal of the second period, and a receiver that receives the output of the selector and converts the wobble binarization signal from the wobble period to the recording clock of the recording clock.
  • a PLL circuit that doubles the frequency so as to have a period.
  • the DVD-R / RW and + RWZ + R recording devices according to the present invention (Claim 1), it is possible to use the same recording device for recording on media with different recording frequency standards.
  • the input + RW / + R standard 32 T period wobbled binarized signal is converted to the DVD-R / RW standard 186 T period wobbled binary.
  • a frequency conversion circuit that converts the signal into a dangling signal; a conversion signal that is an output of the frequency conversion circuit; + RW / + R recording because it has a selector that switches and outputs one of the outputs, and a PLL circuit that receives the output of the selector and multiplies the signal by a factor of 186.
  • the converted binary signal with a period of 186 T period is used. Le a binary signal, and inputs to the subsequent circuit, can be shared the subsequent circuit, reducing the circuit area, and the effect of reduction can be achieved in the manufacturing cost Ru obtained.
  • the recording clock generating device of the present invention in the device for generating a recording clock when recording is performed using the same recording device on media having different recording frequency standards.
  • a frequency conversion circuit for converting the input DVD-R / RW standard 1886 T-period binary signal into a + RWZ + R standard 32 T-period binary signal.
  • a selector for switching and outputting one of the output of the converted 32 T-period binary signal and the input 32 T-period binarized signal, which are the outputs of the frequency conversion circuit.
  • a PLL circuit that receives the output of the above-mentioned selector and multiplies the signal of the digital signal by 32 times, so that during DVD-RZRW recording, the signal is converted to a 32-T period signal.
  • Signal at + RW / + R recording, a 32 T period Signal in the subsequent circuit By inputting the input to the circuit, the circuit at the subsequent stage can be shared, and the effect of reducing the circuit area and the manufacturing cost can be obtained.
  • the recording clock generating device of Claim 1 is characterized in that the AD IP of + RW / + R standard is used.
  • a circuit for detecting data and a physical address data decoding device having the following are provided: when + RW / + R recording, the converted land prepit binarized signal is used for DVD-RZRW recording.
  • the circuit downstream of the LPP decoding circuit can be shared, and the data of the AD IP binary signal can be shared.
  • the conversion circuit not complicated, reducing the circuit area, and the effect which can reduce the manufacturing cost is obtained.
  • the recording clock generating device of claim 2 is characterized in that the land prepit 2 conforming to the DVD-RZRW standard is used.
  • the circuit downstream of the AD IP decode circuit can be shared, and the data of the LPP binarized signal can be used as is for the AD IP binarized signal. Conversion circuit is not complicated, Reduction of the product, the effect can be reduced ⁇ beauty manufacturing cost can be obtained.
  • the recording clock generating device of Claim 1 is characterized in that the AD IP of + RW / + R standard is used.
  • the position adjustment circuit for the recording data and the land pre-pit binary signal can be shared, and the effect of reducing the circuit scale can be obtained.
  • the recording clock generating device of claim 2 has a land pre-pit binary value of DVD-R / RW standard. Circuit that converts the binarized signal to an AD IP binarized signal that is a + RWZ + R standard, and a phase of the + RWZ + R standard that is a 32 T period cobble binarized signal and an AD IP binarized signal And a phase adjustment circuit for adjusting the phase of the AD IP signal by correcting the timing deviation of the recording data due to the period conversion of the AD IP signal, and performing phase compensation.
  • the position adjustment circuit can be shared, and the effect of reducing the circuit scale can be obtained.
  • the recording clock generating device of the present invention in the device for generating a recording clock when performing recording using the same recording device on media having different recording frequency standards.
  • a frequency conversion circuit for converting the input first-period, second-period binary signal into a second-period, second-period binarized signal, which is the second standard; and
  • a selector for switching and outputting one of the output of the circuit of the second period, the output of the circuit, and the input of the input signal of the second cycle
  • a PLL circuit is provided that receives the output and multiplies the binary signal from the wobble period to the recording clock period.
  • FIG. 1 is a block diagram showing a recording clock generation device according to a first embodiment of the present invention.
  • FIG. 2 is a diagram showing a waveform of a conversion circuit for converting the 32 T-period-wobble binary signal shown in FIG.
  • FIG. 3 is a diagram showing a waveform of a conversion circuit from the ADIP signal to the land pre-pit signal shown in FIG.
  • FIG. 4 is a diagram showing a waveform of the phase correction shown in FIG.
  • FIG. 5 is a diagram showing waveforms of recording data of a DVD recording device and position adjustment of a land pre-pit signal.
  • FIG. 6 is a block diagram showing a configuration of a conventional recording clock generation device.
  • FIG. 7 is a block diagram showing a configuration of a modified example of the recording clock generation device according to the first embodiment.
  • Fig. 8 is a block diagram showing the detailed configuration of the 32T-1 86T conversion circuit 106 (Fig. 8 (a)), and the clock at each part of the circuit shown in Fig. 8 (a). Waveform diagram (Fig. 8 (b)).
  • 104 is a time domain filter for removing noise from the input binary signal
  • 105 is the average of the period of the binary signal output from the time domain filter 104.
  • the wobbled period averaging circuit 106 converts the output of the wobbled period averaging circuit 105 into a wobbled binary signal with a period of 186 T.
  • 1 1 1 is the output of the phase correction circuit 1 1 0 and 1/1 8 6-minute period 1 1 4
  • the phase comparator 112 compares the phase with the output signal of the phase comparator 112.
  • the output of the phase comparator 111 controls the 186 quadruple VCO (voltage controlled oscillator) 113, which is a subsequent analog circuit.
  • Charge pump for digital-to-analog conversion, 114 is 186-times multiplied output IT cycle recording clock 1-186 minute cycle to restore WTCKl 17, 1 15 is division of reference clock, PLL lock unlock detection This is an arithmetic circuit that performs processing such as detection of frequency shift and phase inversion.
  • 102 is a land pre-pit binarization signal used for DVD-RZRW recording
  • 103 is an AD IP (address in pre-groove) binarization signal used for + RWZ + R recording
  • 107 is an AD AD IP ⁇ LPP conversion circuit that converts IP binarized signal 103 to land pre-pitched binary signal
  • 109 is an LPP binarized signal converted by LPP binarized signal 102 and AD IP-LPP conversion circuit 107.
  • a selector 116 selects and outputs one of the digitized signals.
  • An LPP decoder 116 decodes the LPP binarized signal output from the selector 109 and outputs the decoded signal as an address 120.
  • the address data 120 includes even sync data, odd sync data, 0 data and 1 data.
  • the operation will be described. Since the basic operation of the PLL circuit is the same as that of the conventional circuit, the description here will focus on the characteristic operation of the present application.
  • a 186 T-period binarized signal is input at input 101
  • + RWZ + R recording a 32 T-period binarized signal is input at input 101.
  • the selector 108 selects the output of the wobble period averaging circuit 105.
  • the selector 108 selects a 32T period.
  • the output of the circuit 106 which converts the digital signal into a digital signal with a period of 186 T, is selected and output, sharing the subsequent PLL circuits (11 1 to 116).
  • FIG. 8 (a) is a block diagram showing a detailed configuration of the 32T ⁇ 186T conversion circuit 106.
  • FIG. 8 (b) is a clock waveform diagram at each part of the circuit shown in FIG. 8 (a).
  • the 36T clock passes through the counter 1060 and the comparator 1061, and as shown in the second row, the number of 32T wobbles when converting from 32T to 186T (integer). Part) is output as a timing waveform.
  • 5.8125 times 32T gives 186T, so from (5.8125Xn) th to ([5.8125Xn] +1) th 32T ([] is a Gaussian code indicating the fractional truncated value, and n is (Positive integer)
  • the 186T rising timing will occur during the (th) cycle.
  • the third stage in Fig. 8 (b) shows the output waveform of the 32 T wobble signal after passing through the period measuring instrument 1062 and the fractional component timing unit 1063, and the integer part (5.8125Xn) of the top 32 T wobble signal In the case between and ([5 ⁇ 8125 ⁇ ] +1), the evening is delayed by (5.8125 ⁇ – [5 ⁇ 8125 ⁇ ]) times the period of the 32 ⁇ poble signal.
  • FIG. 8 (b) shows the 186 T signal output from the waveform generator 1065 after the logical sum (AND circuit 1064) of the comparator 1061 and the fractional component timing unit 1063 is obtained. .
  • a land pre-pit binary signal 102 is input during DVD-R / RW recording, and an 80 IP binary signal 103 is input during +1 1 ⁇ / + 1 recording.
  • the selector 109 selects the land pre-pit binarization signal 102.
  • the selector 109 converts the AD IP binarization signal to a land pre-pit binarization signal.
  • a circuit subsequent to the land prepit decoder 116 can be shared.
  • processing such as error correction of the address data 120 differs between DVD-RZRW recording and + RWZ + R recording.
  • the AD IP ⁇ LPP circuit 107 which converts the AD IP binarized signal into a land pre-pit binarized signal uses the land pre-pit signal from the AD IP sync signal 302 in FIG. Conversion of the data sync even position signal 303 to AD IP 0 signal 304 in FIG. 3 to land pre-pit 0 signal 3 05 and AD IP 1 signal 303 in FIG. Is converted into a land pre-pit 0 signal 307.
  • the output signals are switched by the selectors 108 and 109, thereby sharing the phase correction circuit 110. Becomes possible.
  • the above-mentioned time-domain fill signal 104, the wobble binarized signal 101 that passed through the wobble period averaging circuit 106 has a propagation delay compared to the land pre-pit signal 102, and the phase correction
  • the circuit 110 adjusts the phase of the wobbled binarized signal 401 having a period of 186 T and the land pre-pit binarized signal 402 in FIG. Further, the phase adjustment is performed so that the time t 403 and the time t 404 are equal.
  • the land-pit binary signal 502 is a land pre-pit binary signal during DVD-R / RW recording, and an AD I ⁇ binary signal during + RWZ + R recording. This is a signal converted to a binary signal.
  • the position adjustment of the land prepit binarized signal 502 is performed by adjusting the position of the recording data 501 based on the position of the land prepit binarized signal 502.
  • the 32RW-period quadrature binarized signal which is the + RWZ + R standard, is converted to a D VD —
  • a circuit 106 is provided to convert to an R / RW standard, 18-period-period binary signal, and for a 2-period, two-period binarized signal, a 18-period, dual-period signal is provided.
  • the configuration equivalent to the 32 ⁇ ⁇ ⁇ PLL PLL PLL circuit is no longer necessary from the configuration of the PLL circuit.
  • VC ⁇ which has a large circuit occupation area
  • an AD IP ⁇ LPP conversion circuit 107 and a selector 109 are provided, and the selector "h In the case of RWZ + R recording, the converted land pre-pit binary signal is input to a circuit subsequent to the LPP decoding circuit 116. In the case of DVD-RZRW recording, the land pre-pit binary signal is input. Therefore, the circuit downstream of the LPP decode circuit can be shared, and the data of the AD IP binarized signal is directly converted to the land pre-pitched binarized signal. The effect of reducing the area and the manufacturing cost can be obtained.
  • the position adjustment circuit of the recording data and the land pre-pit binary signal can be shared.
  • the effect that the circuit scale can be reduced is obtained.
  • 0 ⁇ ⁇ 0 is obtained by converting a 32T-period binarized binarized signal of the + RW / + R standard into a DVD-RZRW standard 186T-period binarized binarized signal.
  • DVD- A 186T ⁇ 32T conversion circuit 701 is provided to convert the 186T-period binarized signal of the RZRW standard into a DVD + R / + RW-standard 32T-period binarized signal, and the PLL circuit at the subsequent stage is provided.
  • a 1Z32 divider 702 and a VCO (32 times) 703 are provided, and an LPP ⁇ AD IP converter 704 is provided in place of the AD IP ⁇ LPP converter 107, and ADIP is provided in place of the LPP decoder 116.
  • the decoder 705 the PLL circuit for the DVD + RZ + RW standard is shared, and the 186 doubling PLL circuit for the DVD-R /-RW standard is not required.
  • the phase correction circuit 110 corrects the timing shift of the recording data due to the conversion of the period with respect to the AD IP signal, and performs phase compensation.
  • the address data 120 output from the AD IP decoder 705 includes sync data, 0 data, and 1 data. Industrial applicability
  • the recording clock generating apparatus is a DVD-R / RW and + RWZ + R recording apparatus, and has a DVD-R / RW and + RW / + R recording drive for PC use.
  • Eve system Useful for LSIs, etc. It can also be used in consumer applications such as system LSIs for DVD-R / RW and + RW / + R recorders.

Landscapes

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  • Signal Processing (AREA)
  • Optical Recording Or Reproduction (AREA)
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Abstract

　ＤＶＤ−Ｒ／ＲＷおよび＋ＲＷ／＋Ｒ規格の両フォーマットに対応した小面積型の回路を内蔵した光ディスク記録装置を提供する。＋ＲＷ／＋Ｒ規格である３２Ｔ周期のウォブル２値化信号を、ＤＶＤ−Ｒ／ＲＷ規格である１８６Ｔ周期のウォブル２値化信号へ変換する回路（１０６）を設けることで、＋ＲＷ／＋Ｒ記録時は変換した１８６Ｔ周期のウォブル２値化信号を、また、ＤＶＤ−Ｒ／ＲＷ記録時は１８６Ｔ周期のウォブル２値化信号をセレクタ（１０８）で選択し、後段のＰＬＬ回路を共有化することで回路規模を小さくする。

Description

明 細 書
記録クロック生成装置 技術分野
本発明は、 記録クロック生成装置に関し、 特に DVD— R/RWおよび +RW /+R双方の記録に対応した装置の、 ゥォブル PL L回路および物理アドレスデ —夕デコード回路の共有化に関するものである。 背景技術
従来の DVD— Rノ RWおよび +RWZ+R記録装置は、 例えば、 第 6図のよ うに構成される。 この装置は、 186遲倍ゥォブル PLL回路と 32避倍ゥォブ ル P L L回路の両方を備えている。 これらの方式の記録媒体には光ディスク上の 記録位置 （トラック） を特定するための目的で、 未記録状態であってもアドレス 情報、付加情報、 同期信号が記録されているのが通常である。上記アドレス情報、 付加情報の変調方式として、 DVD— R/RWにはランドプリピット （以下、 L PPともいう） フォーマットが採用され、 +RW/+Rには、 ゥォブル位置変調 (以下、 AD I Pとも言う） フォーマットが採用されている。
図において、 60 I まゥォブル信号であり、 ノイズ除去のためのタイムドメィ ンフィルタ 602に入力される。 タイムドメインフィルタ 602でノイズが除去 された信号は後段のゥ才ブル周期平均化回路 603に入力され、 ここで、 周期の バラツキが平均化されて出力される。
位相補正回路 614は、 AD I P信号に対する、 周期を変換したことによる記 録データのタイミングずれを補正して位相補償を行うものであり、 セレクタ 61 5により、 LPP信号 タイミング変換回路 616を介して出力された AD I P 信号かのいずれか一方の信号が入力される構成となっている。
位相比較器 604はゥォブル周期平均化回路 603の出力とセレクタ 612の 出力との位相を比較する。 605は、 後段のアナログ回路である VCO (電圧制 御発振器） を制御するために、 位相比較器 604の出力をデジタル Zアナログ変 換するチャージポンプ、 606はチャージポンプ 605の出力を後段の VCO (電 圧制御発振器） 607に出力するか、 VC0608に出力するのか、 のいずれか を切り替えるセレクタである。
609は VOC 607， VOC 608のいずれか一方の出力を選択して後述す る演算回路 613に出力するセレクタ、 610は 1Z186分周器、 611は1 ノ 32分周器、 612は 1/186分周期 610， 1 Z 32分周期 611のいず れかの出力を選択して出力するセレクタである。 また、 613は基準クロックの 分周、 PLLロックアンロックの検出、 周波数のずれの検出や位相反転の検出な どの処理を行なう演算回路である。
また、 617は LP P 2値化信号をデコードしてアドレスデータを出力する L PPデコーダー、 618は AD I P 2値化信号をデコードしてアドレスデータを 出力する AD I Pデコーダーである。 また、 691は上記 LP Pデコーダ一 61 7または AD I Pデコーダ一 618のいずれか一方の出力を選択してアドレスデ —夕として出力するセレクタである。
この構成では、 入力信号が DVD— RZRW規格のランドプリピット信号であ る場合には、 セレクタ 606により入力信号が VCO (607) に入力されるよ うに切り替え、 1/186分周器 610の出力がセレクタ 612により選択され て位相比較器 604に出力されるとともに、 演算回路 613によって基準クロッ クとのズレが計算され、 P L L回路が口ック状態であることを示す信号 WP L L OK615と、記録クロック周波数〇K信号 WREFOK616とが出力される。 以上のように、 +RWZ+R規格のゥォブル 2値化信号から検出したアドレス 情報を、 DVD— RZRW規格のランドプリピット信号に変換する手段を設ける ことで、 上述した複数の光ディスクに対して、 記録 ·再生を行うマルチ光デイス ク対応記録装置もある （例えば、特許文献 1および特許文献 2参照)。 この装置は、 ゥォブル 2値化信号からアドレス情報を検出し、 ゥォブル 2値化信号の周期も考 慮にいれたァドレス情報を DVD— RZRW規格のランドプリピット信号に変換 することにより、 2つの同期信号間での周期保護を行い、 ディスク上への誤った 位置への記録による記録済デー夕の破壊を防止することを目的としている。
(特許文献 1) 特開 2003— 100015号公報
(特許文献 2) 特開 2003— 123257号公報 従来の D VD— R//RWおよび + RW/+ R記録装置の記録ク口ック生成装置 は以上のように構成されており、 D VD— RZRW規格および + RWZ+ R規格 それぞれのフォ一マットに対応したそれぞれの P L L回路を内蔵するため、 装置 の回路規模が大きくなつてしまうためコスト面で不利となる問題点があつた。 また、 同期保護を目的とした、 + RW/+ R規格のゥォブル 2値化信号から D VD— R/RW規格のランドプリピット信号に変換する手段は、 変換回路の構成 が複雑となるという問題点があつた。
この発明は以上のような問題点を解消するためになされたもので、 D VD— R ZRW規格および + RWZ+ R規格の各フォーマツトに対応し、 回路規模が大き くならない D VD _ R/RWおよび + RW/+ R記録装置の記録ク口ック生成装 置を提供することを目的とする。 発明の開示
本発明 （請求の範囲第 1項） にかかる記録クロック生成装置は、 記録時の周波 数の規格の異なるメディアに同一記録装置を用いて記録を行なう際の記録クロッ クを生成する装置において、 入力された + RWZ+ R規格である 3 2 T周期のゥ ォブル 2値化信号を、 D VD— RZRW規格である 1 8 6 T周期のゥォブル 2値 化信号へ変換する周波数変換回路と、 上記周波数変換回路の出力である変換 1 8 6 T周期のゥォブル 2値化信号と、 入力された 1 8 6 T周期のゥォブル 2値化信 号のいずれか一方の出力を切り替えて出力するセレクタと、 上記セレクタの出力 を受け、 ゥォブル 2値化信号を 1 8 6通倍する P L L回路と、 を備えたことを特 徴とするものである。
また、 本発明 （請求の範囲第 2項） にかかる記録クロック生成装置は、 記録時 の周波数の規格の異なるメディアに同一記録装置を用いて記録を行なう際の記録 クロックを生成する装置において、 入力された D VD— R/RW規格である 1 8 6 T周期のゥォブル 2値ィ匕信号を、 + RWZ+ R規格である 3 2 T周期のゥォブ ル 2値化信号へ変換する周波数変換回路と、 上記周波数変換回路の出力である変 換 3 2 T周期のゥォブル 2値化信号と、 入力された 3 2 T周期のゥォブル 2値化 信号のいずれか一方の出力を切り替えて出力するセレクタと、 上記セレクタの出 力を受け、 ゥォブル 2値化信号を 3 2避倍する P L L回路と、 を備えたことを特 徵とするものである。
また、 本発明 （請求の範囲第 3項） にかかる記録クロック生成装置は、 請求の 範囲第 1項記載の記録ク口ック生成装置において、 + RW/+ R規格である AD I P 2値化信号を、 D VD— RZRW規格であるランドプリピット 2値化信号へ 変換する回路と、 上記ランドプリピット 2値化信号から偶数シンクデータ， 奇数 シンクデ一夕， 0データおよび 1データを検出する回路と、 を有する物理アドレ スデ一夕デコード装置を、 備えたことを特徴とするものである。
また、 本発明 （請求の範囲第 4項） にかかる記録クロック生成装置は、 請求の 範囲第 2項記載の記録クロック生成装置において、 D VD— R/RW規格である ランドプリピット 2値化信号を、 + RW/+ R規格である AD I P 2値化信号へ 変換する回路と、 上記 AD I P 2値化信号からシンクデータ， 0データおよび 1 データを検出する回路と、 を有する物理アドレスデ一夕デコード装置を、 備えた ことを特徴とするものである。
また、 本発明 （請求の範囲第 5項） にかかる記録クロック生成装置は、 請求の 範囲第 1項記載の記録クロック生成装置において、 + RW/+ R規格である AD I P 2値化信号を D VD— RZRW規格であるランドプリピット 2値化信号へ変 換する回路と、 D VD— R/RW規格である 1 8 6 T周期のゥォブル 2値ィ匕信号 と、 ランドプリピット 2値化信号との位相調整を行なう位相調整回路と、 を備え たことを特徴とするものである。
また、 本発明 （請求の範囲第 6項） にかかる記録クロック生成装置は、 請求の 範囲第 2項記載の記録ク口ック生成装置において、 D VD— RZRW規格である ランドプリピッ卜 2値化信号を、 + RW/+ R規格である AD I P 2値化信号へ 変換する回路と、 + RWZ+ R規格である 3 2 T周期のゥォブル 2値化信号と、 上記 AD I P 2値化信号との位相調整を行なう位相調整回路と、 を備えたことを 特徴とするものである。
また、 本発明 （請求の範囲第 7項） にかかる記録クロック生成装置は、 記録時 の周波数の規格の異なるメディアに同一記録装置を用いて記録を行なう際の記録 クロックを生成する装置において、 入力された第 1の規格である第 1の周期のゥ ォブル 2値化信号を、 第 2の規格である第 2の周期のゥォブル 2値化信号へ変換 する周波数変換回路と、 上記周波数変換回路の出力である第 2の周期のゥォブル 2値化信号と、 入力された第 2の周期のゥォブル 2値化信号のいずれか一方の出 力を切り替えて出力するセレクタと、 上記セレクタの出力を受け、 ゥォブル 2値 化信号を、 ゥォブル周期から、 記録クロックの周期となるように遁倍'する P L L 回路と、 を備えたことを特徴とするものである。
本発明 （請求の範囲第 1項） にかかる D VD— R/RWおよび + RWZ+ R記 録装置によれば、 記録時の周波数の規格の異なるメディァに同一記録装置を用い て記録を行なう際の記録クロックを生成する装置において、 入力された + R W/ + R規格である 3 2 T周期のゥォブル 2値化信号を、 D VD— R/RW規格であ る 1 8 6 T周期のゥォブル 2値ィ匕信号へ変換する周波数変換回路と、 上記周波数 変換回路の出力である変換 1 8 6 T周期のゥォブル 2値化信号と、 入力された 1 8 6 T周期のゥォブル 2値化信号のいずれか一方の出力を切り替えて出力するセ レク夕と、 上記セレクタの出力を受け、 ゥォブル 2値化信号を 1 8 6遁倍する P L L回路と、 を備えたものとしたので、 + RW/+ R記録時は変換した 1 8 6 T 周期のゥォブル 2値化信号を、 D VD— R/RW記録時は 1 8 6 T周期のゥォブ ル 2値化信号を、 後段の回路に入力することで、 後段の回路を共有化することが でき、 回路面積の削減、 及び製作コストの低減を図ることができる効果が得られ る。
また、 本発明 （請求の範囲第 2項） にかかる記録クロック生成装置によれば、 記録時の周波数の規格の異なるメディアに同一記録装置を用いて記録を行なう際 の記録クロックを生成する装置において、 入力された D VD— R/RW規格であ る 1 8 6 T周期のゥォブル 2値化信号を、 + RWZ+ R規格である 3 2 T周期の ゥォプル 2値化信号へ変換する周波数変換回路と、 上記周波数変換回路の出力で ある変換 3 2 T周期のゥォブル 2値ィ匕信号と、 入力された 3 2 T周期のゥォブル 2値化信号のいずれか一方の出力を切り替えて出力するセレク夕と、 上記セレク 夕の出力を受け、 ゥォブル 2値化信号を 3 2通倍する P L L回路と、 を備えたも のとしたので、 D VD— RZRW記録時は変換した 3 2 T周期のゥォブル 2値化 信号を、 + RW/ + R記録時は 3 2 T周期のゥォブル 2値化信号を、 後段の回路 に入力することで、 後段の回路を共有化することができ、 回路面積の削減、 及び 製作コス卜の低減を図ることができる効果が得られる。
また、 本発明 （請求の範囲第 3項） にかかる記録クロック生成装置によれば、 請求の範囲第 1項記載の記録ク口ック生成装置において、 + RW/+ R規格であ る AD I P 2値化信号を、 D VD— R/RW規格であるランドプリピット 2値ィ匕 信号へ変換する回路と、上記ランドプリピット 2値化信号から偶数シンクデータ， 奇数シンクデータ， 0データおよび 1データを検出する回路と、 を有する物理ァ ドレスデータデコード装置を、 備えたものとしたので、 + RW/+ R記録時は変 換したランドプリピット 2値化信号を、 D VD— RZRW記録時はランドプリピ ット 2値ィ匕信号を L P Pデコード回路より後段の回路^入力することで、 L P P デコード回路より後段の回路を共有化することができ、 また、 AD I P 2値ィ匕信 号のデータをそのままランドプリピット 2値化信号へ変換するため、 変換回路は 複雑にならず、 回路面積の削減、 及び製作コストの低減を図ることができる効果 が得られる。
また、 本発明 （請求の範囲第 4項） にかかる記録クロック生成装置によれば、 請求の範囲第 2項記載の記録ク口ック生成装置において、 D VD— RZRW規格 であるランドプリピット 2値化信号を、 + RW/+ R規格である AD I P 2値ィ匕 信号へ変換する回路と、 上記 AD I P 2値化信号からシンクデータ， 0デ一夕お よび 1データを検出する回路と、 を有する物理アドレスデータデコード装置を、 備えたものとしたので、 D VD— RZRW記録時は変換したランドプリピット 2 値化信号を、 + RWZ+ R記録時はランドプリピット 2値化信号を L P Pデでコ ード回路より後段の回路に入力することで、 AD I Pデコード回路よりも後段の 回路を共有化することができ、 また、 L P P 2値化信号のデータをそのまま AD I P 2値化信号へ変換するため、 変換回路は複雑にならず、 回路面積の削減、 及 び製作コストの低減を図ることができる効果が得られる。
また、 本発明 （請求の範囲第 5項） にかかる記録クロック生成装置によれば、 請求の範囲第 1項記載の記録ク口ック生成装置において、 + RW/+ R規格であ る AD I P 2値化信号を D VD— RZRW規格であるランドプリピット 2値化信 号へ変換する回路と、 D VD— R/RW規格である 1 8 6 T周期のゥォブル 2値 化信号と、 ランドプリピット 2値化信号との位相調整を行なう位相調整回路と、 を備え、 ランドプリピット信号に対する、 周期を変換したことによる記録データ のタイミングずれを補正して位相補償を行なうことで、 記録データとランドプリ ピット 2値化信号の位置調整回路を共有化することができ、 回路規模を小さくす ることができる効果が得られる。
また、 本発明 （請求の範囲第 6項） にかかる記録クロック生成装置によれば、 請求の範囲第 2項記載の記録クロック生成装置において、 D VD— R/R W規格 であるランドプリピット 2値化信号を、 + RWZ+ R規格である AD I P 2値化 信号へ変換する回路と、 + RWZ+ R規格である 3 2 T周期のゥォブル 2値化信 号と、 AD I P 2値化信号との位相調整を行なう位相調整回路と、 を備え、 AD I P信号に対する、 周期を変換したごとによる記録データのタイミングずれを補 正して位相補償を行なうことで、 記録データと上記 AD I P 2値化信号の位置調 整回路を共有化することができ、 回路規模を小さくすることができる効果が得ら れる。
また、 本発明 （請求の範囲第 7項） にかかる記録クロック生成装置によれば、 記録時の周波数の規格の異なるメディアに同一記録装置を用いて記録を行なう際 の記録クロックを生成する装置において、 入力された第 1の規格である第 1の周 期のゥォブル 2値化信号を、 第 2の規格である第 2の周期のゥォブル 2値化信号 へ変換する周波数変換回路と、 上記周波数変換回路の出力である第 2の周期のゥ ォブル 2値化信号と、 入力された第 2の周期のゥォブル 2値ィ匕信号のいずれか一 方の出力を切り替えて出力するセレクタと、 上記セレクタの出力を受け、 ゥ才ブ ル 2値化信号を、 ゥォブル周期から、 記録クロックの周期となるように避倍する P L L回路と、 を備えたものとしたので、 たとえば、 D VD + RW/+ R記録時 は変換した 1 8 6 T周期のゥォブル 2値ィ匕信号を、 D VD— RZRW記録時は 1 8 6 T周期のゥォブル 2値化信号を、 後段の回路に入力することで、 後段の回路 を共有化することができ、 回路面積の削減、 及び製作コストの低減を図ることが できる効果が得られる。 図面の簡単な説明 第 1図は、 本発明の実施の形態 1にかかる記録クロック生成装置、 を表すプロ ック図。
第 2図は第 1図に示す 3 2 T周期ゥォブル 2値化信号から 1 8 6 T周期ゥォブ ル 2値化信号への変換回路の波形を示す図。
第 3図は、 第 1図に示す AD I P信号からランドプリピット信号への変換回路 の波形を示す図。
第 4図は、 第 1図に示す位相補正の波形を示す図。
第 5図は、 D VD記録装置の記録データとランドプリピット信号の位置調整の 波形を示す図。
第 6図は、 従来の記録クロック生成装置の構成を表すブロック図。
第 7図は、 上記実施の形態 1にかかる記録クロック生成装置の変形例による構 成を示すブロック図。
第 8図は、 3 2 T—1 8 6 T変換回路 1 0 6の詳細な構成を示すブロック図 (第 8 ( a ) 図)、 第 8 ( a) 図に示した回路の各部位におけるクロック波形図 （第 8 ( b ) 図)。 発明を実施するための最良の形態
(実施の形態 1 )
以下、 本発明の実施の形態 1にかかる D VD— R/RWあるいは + RW/+ R 記録装置における記録クロック生成装置について、図面を参照しながら説明する。 第 1図において、 1 0 4は入力された 2値化信号からノイズを除去するための タイムドメインフィル夕、 1 0 5はタイムドメインフィルタ 1 0 4から出力され た 2値化信号の周期を平均化するゥォブル周期平均化回路、 1 0 6はゥォブル周 期平均化回路 1 0 5の出力を 1 8 6 T周期のゥォブル 2値化信号に変換する 3 2 T→1 8 6 T変換回路、 1 0 8はゥォブル周期平均化回路 1 0 5の出力と 3 2 Τ →1 8 6 Τ変換回路 1 0 6の出力のいずれか一方を選択して出力するセレクタ、 1 1 0はセレクタ 1 0 8から出力されるゥォブル 2値化信号の位相を補正する位 相補正回路である。
また、 1 1 1は位相補正回路 1 1 0の出力と後述する 1 / 1 8 6分周期 1 1 4 の出力信号との位相を比較する位相比較器、 112は、 後段のアナログ回路であ る 186遁倍 V CO (電圧制御発振器） 1 13を制御するために、 位相比較器 1 1 1の出力をデジタル Zアナログ変換するチャージポンプ、 1 14は 186遞倍 された出力 IT周期記録クロック WTCKl 17を復元するための 1ノ186分 周期、 1 1 5は基準クロックの分周、 PLLロックアンロックの検出、 周波数の ずれの検出や位相反転の検出などの処理を行なう演算回路である。
さらに、 102は DVD— RZRWの記録時に用いられるランドプリピット 2 値化信号、 1 0 3は +RWZ+R記録時に用いられる AD I P (address in pre- groove) 2値化信号、 1 07は AD I P 2値化信号 103をランドプリピッ ト 2値化信号に変換する AD I P→LPP変換回路、 109は、 LPP 2値化信 号 102と、 AD I P— LPP変換回路 107により変換された変換 L P P 2値 化信号のいずれか一方を選択して出力するセレクタ、 116はセレクタ 109か ら出力された L P P 2値化信号をデコードしてァドレスデ一夕 120として出力 する LP Pデコ一ダ一である。 このアドレスデ一夕 120は、偶数シンクデータ, 奇数シンクデータ， 0データおよび 1データが含まれる。
次に動作について説明する。 PLL回路としての基本的な動作は従来と同様で あるため、 ここでは本願の特徴的な動作を中心に説明を行なうものとする。 DV D-R/R W記録時は 186 T周期のゥォブル 2値化信号が入力ゥォブル 101 で入力され、 +RWZ+R記録時は 32 T周期のゥォブル 2値化信号が入力ゥォ ブル 101で入力される。 ランドプリピットフォーマット規格の DVD— RZR W記録時は、 セレクタ 108によりゥォブル周期平均化回路 105の出力を選択 し、 ゥォブル位置変調フォーマット規格の + RWZ+R記録時は、 上記セレクタ 108により 32T周期のゥォブル 2値化信号を 186 T周期のゥォブル 2値化 信号へ変換する回路 106の出力を選択して出力することにより、 後段の PLL 回路 （1 1 1〜1 16) を共有している。
この実施の形態では DVD— RZRW用の VC〇， 分周期の 1系統だけで、 異 なるフォ一マットに対応することができる。 ここで、 上記 32T周期のゥォブル 2値化信号を 186 T周期のゥォブル 2値化信号へ変換する回路 106では、 第 2図に示すように、 32 T周期のゥォブル 2値化信号 201から 186 T周期の ゥォブル 2値化信号 202への変換を行う。
第 8 (a) 図は上記 32 T→l 86 T変換回路 106の詳細な構成を示すプロ ック図である。 また、 第 8 (b) 図は上記第 8 (a) 図に示した回路の各部位に おけるクロック波形図である。
第 8 (b) 図の最上段に示すように、 36Tのクロックは、 カウンタ 1060、 比較器 1061を経て、 2段目に示すように、 32Tから 186Tへ変換する際 の 32Tゥォブルの個数 （整数部分） のタイミング波形となって出力される。 こ こでは、 32Tの 5. 8125倍で 186Tとなるため、 32Tの 〔5.8125Xn〕 個目から （〔5.8125Xn〕 +1) 個目 （〔〕 は小数切捨値を示すガウス符号、 nは正 の整数） 個目の周期の間に 186Tの立ち上がりタイミングが発生することにな る。
また、 第 8 (b) 図の 3段目は、 32 Tゥォブル信号が周期計測器 1062、 分数成分タイミング器 1063を経た出力波形であり、 最上段の 32Tゥォブル 信号の整数部分 〔5.8125Xn〕 個から （〔5·8125Χη〕 +1) 個の間のときは 32Τ ゥォブル信号の周期の （5.8125Χη— 〔5·8125Χη〕） 倍の長さ分遅延した夕イミ ングとなっている。
そして、 第 8 (b) 図最下段は、 比較器 1061と分数成分タイミング器 10 63との論理和 （AND回路 1064) をとつた後、 波形生成器 1065から出 力される 186 T信号である。
また、 第 1図において、 DVD— R/RW記録時はランドプリピット 2値化信 号 102が入力され、 +11^/+1記録時は八0 I P 2値化信号 103が入力さ れる。 DVD— R/RW記録時はセレクタ 109により、 ランドプリピット 2値 化信号 102が選択され、 + RW/+ R記録時はセレクタ 109により AD I P 2値化信号をランドプリピッ卜 2値化信号へ変換した変換ランドプリピッ卜 2値 化信号が選択されることにより、 ランドプリピットデコーダー 116より後段の 回路を共有することが可能となる。 ただし、 アドレスデータ 120の誤り訂正な どの処理は DVD— RZRW記録時と + RWZ+R記録時で異なる。 ここで、 上 記 AD I P 2値化信号をランドプリピット 2値化信号へ変換する AD I P→LP P回路 107では、 第 3図における AD I Pシンク信号 302からランドプリピ ッ卜シンク偶数位置信号 3 0 3への変換、 第 3図における AD I P 0信号 3 0 4 からランドプリピット 0信号 3 0 5への変換、 および、 第 3図における AD I P 1信号 3 0 6からランドプリピット 0信号 3 0 7への変換が行なわれる。
また、 D VD— R/RWあるいは + RW/+ R記録時にそれぞれ上述したよう に、 セレクタ 1 0 8及び 1 0 9により出力信号の切り替えを行なうことにより、 位相補正回路 1 1 0を共有することが可能となる。
上記タイムドメインフィル夕 1 0 4， ゥォブル周期平均化回路 1 0 6を通過し たゥォブル 2値化信号 1 0 1はランドプリピット信号 1 0 2に比べて伝播遅延が 生じており、 上記位相補正回路 1 1 0では、 第 4図における 1 8 6 T周期のゥォ ブル 2値化信号 4 0 1とランドプリピット 2値化信号 4 0 2の位相調整を行う。 また、 位相調整は時間 t 4 0 3と時間 t 4 0 4が等しくなるように行う。
また、以上のような記録クロック生成装置を D VD記録装置に組み込んだ際の、 位相補正回路 1 1 0の出力波形について説明する。 第 5図において、 ランドプ ピット 2値化信号 5 0 2は、 D V D— R/RW記録時はランドプリピット 2値 ί匕 信号、 + RWZ+ R記録時は AD I Ρ 2値化信号をランドプリピット 2値化信号 へ変換した信号となる。 ランドプリピット 2値化信号 5 0 2の位置調整は、 ラン ドプリピット 2値化信号 5 0 2の位置により、 記録デ一タ 5 0 1の位置を調整し て行うことになる。
このように本実施の形態 1にかかる D V D— R Z R Wおよび + R W/ + R記録 装置の記録クロック生成装置によれば、 + RWZ+ R規格である 3 2 Τ周期のク ォブル 2値化信号を D VD— R/RW規格である 1 8 6 Τ周期のゥォブル 2値化 信号へ変換する回路 1 0 6を設け、 3 2 Τ周期のゥォプル 2値化信号の場合には、 1 8 6 Τ周期のゥォプル 2値化信号へ変換してから後段の 1 8 6避倍ゥォブル Ρ L L回路に入力するようにしたので、 P L L回路における構成から、 3 2避倍ゥ ォブル P L L回路に相当する構成が必要なくなり、 回路占有面積の大きな V C〇 を削減することにより、 D VD— RZRWの規格である 1 8 6通倍ゥォブル P L L回路を共有することで D VD— R/RWおよび + RWZ+ Rの 2つの規格に対 応したメディアを扱うことができる記録装置を提供することができる。
また、 AD I P→L P P変換回路 1 0 7 , セレクタ 1 0 9を設け、 セレクタ" h RWZ+R記録時は変換したランドプリピット 2値ィ匕信号を、 DVD— RZRW 記録時はランドプリピット 2値ィ匕信号を LP Pデコード回路 116より後段の回 路に入力する構成とすることで、 LPPデコード回路よりも後段の回路を共有化 することができ、 また、 AD I P 2値化信号のデータをそのままランドプリピッ ト 2値化信号へ変換するため、 変換回路は複雑にならず、 回路面積の削減、 及び 製作コストの低減を図ることができる効果が得られる。
さらに、 AD I P— LPP変換回路 107の出力を位相補正回路 110に入力 する構成とすることで、 記録デ一夕とランドプリピット 2値化信号の位置調整回 路を共有化することができ、回路規模を小さくすることができる効果が得られる。 なお、 上記実施の形態では、 +RW/+R規格である 32T周期のゥォブル 2 値化信号を DVD— RZRW規格である 186 T周期のゥォブル 2値化信号へ変 換することで、 0¥0_尺/ 規格用の131^ 回路を共有し、 +RW/+R規 格用の 32遁倍ゥォブル PLL回路を不要とする構成について説明したが、 第 7 図に示すように、 DVD— RZRW規格である 186 T周期のゥォブル 2値化信 号を、 DVD + R/+RW規格である 32T周期のゥォブル 2値化信号へ変換す る 186T→32T変換回路 701を設け、 後段の PLL回路として、 1Z32 分周回路 702， VCO (32通倍） 703を設け、 さらに、 AD I P→LPP 変換回路 107に代えて、 LPP→AD I P変換回路 704を設け、 LPPデコ —ダー 116に代えて A D I Pデコーダー 705を設ける構成とすることで、 D VD + RZ+RW規格用の PLL回路を共有し、 D VD— R/— RW規格用の 1 86避倍ゥォブル PL L回路を不要とする構成としても同様の効果が得られる。 この場合には、 位相補正回路 110は、 AD I P信号に対する、 周期を変換し たことによる記録デ一夕のタイミングずれを補正して位相補償を行なうことにな る。 また、 AD I Pデコーダ一 705より出力されるアドレスデータ 120とし ては、 シンクデ一夕， 0データおよび 1データが含まれることになる。 産業上の利用可能性
本発明にかかる記録クロック生成装置は、 DVD— R/RWおよび +RWZ+ R記録装置を有する、 P C用途の D VD— R/RWおよび + RW/+ R記録ドラ イブ用システム LS I等用に有用である。 また民生用途の DVD— R/RWおよ び + RW/+ Rレコーダ一用システム L S I等の用途にも応用できる。

Claims

請 求 の 範 囲
1 . 記録時の周波数の規格の異なるメディァに同一記録装置を用いて記録を行な う際の記録クロックを生成する装置において、
入力された + RWZ+ R規格である 3 2 T周期のゥォブル 2値化信号を、
D— R/RW規格である 1 8 6 T周期のゥォブル 2値化信号へ変換する周波数楚 換回路と、
上記周波数変換回路の出力である変換 1 8 6 T周期のゥォブル 2値化信号と、 入力された 1 8 6 T周期のゥォブル 2値ィ匕信号のいずれか一方の出力を切り替え て出力するセレクタと、
上記セレクタの出力を受け、 ゥォブル 2値化信号を 1 8 6避倍する P L L回 と、
を備えたことを特徴とする記録ク口ック生成装置。
2 . 記録時の周波数の規格の異なるメディァに同一記録装置を用いて記録.を行な： う際の記録クロックを生成する装置において、
入力された D VD— RZRW規格である 1 8 6 T周期のゥォブル 2値化信号を、 + RW/+ R規格である 3 2 T周期のゥォブル 2値化信号へ変換する周波数変換 回路と、
上記周波数変換回路の出力である変換 3 2 T周期のゥォブル 2値化信号と、 人 力された 3 2 T周期のゥォブル 2値化信号のいずれか一方の出力を切り替えて 力するセレクタと、
上記セレク夕の出力を受け、ゥォブル 2値化信号を 3 2遲倍する P L L回路と、 を備えたことを特徴とする記録ク口ック生成装置。
3 . 請求の範囲第 1記載の記録クロック生成装置において、
+ RWZ+ R規格である AD I P 2値化信号を、 D VD— RZRW規格である ランドプリピット 2値化信号へ変換する回路と、 上記ランドプリピット 2値化唇 号から偶数シンクデ一夕， 奇数シンクデ一夕， 0データおよび 1データを検出す る回路と、 を有する物理アドレスデ一夕デコード装置を、 備えたことを特徴とす る記録クロック生成装置。
4. 請求の範囲第 2記載の記録クロック生成装置において、
D VD— RZRW規格であるランドプリピット 2値化信号を、 + RWZ+ R規 格である AD I P 2値化信号へ変換する回路と、 上記 AD I P 2値化信号からシ ンクデ一夕， 0データおよび 1データを検出する回路と、 を有する物理アドレス データデコード装置を、 備えたことを特徴とする記録クロック生成装置。
5 . 請求の範囲第 1記載の記録クロック生成装置において、
+ RWZ+ R規格である AD I P 2値化信号を D VD— R/RW規格であるラ ンドプリピット 2値化信号へ変換する回路と、
D VD— R/RW規格である 1 8 6 T周期のゥォブル 2値化信号と、 ランドプ リピット 2値化信号との位相調整を行なう位相調整回路と、
を備えたことを特徴とする記録クロック生成装置。
6 . 請求の範囲第 2記載の記録クロック生成装置において、
D VD— RZRW規格であるランドプリピット 2値化信号を、 + RWZ+ R規 格である AD I P 2値化信号へ変換する回路と、
+ RWZ+ R規格である 3 2 T周期のゥォブル 2値化信号と、 上記 AD I P 2 値化信号との位相調整を行なう位相調整回路と、
を備えたことを特徴とする記録クロック生成装置。
7 . 記録時の周波数の規格の異なるメディァに同一記録装置を用いて記録を行な う際の記録クロックを生成する装置において、
入力された第 1の規格である第 1の周期のゥォブル 2値化信号を、 第 2の規格 である第 2の周期のゥォブル 2値化信号へ変換する周波数変換回路と、
上記周波数変換回路の出力である第 2の周期のゥォブル 2値化信号と、 入力さ れた第 2の周期のゥォブル 2値化信号のいずれか一方の出力を切り替えて出力す るセレクタと、
上記セレクタの出力を受け、 ゥォブル 2値化信号を、 ゥォブル周期から、 記録 クロックの周期となるように避倍する P L L回路と、
を備えたことを特徴とする記録クロック生成装置。
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