JPH1173739A - Ｐｌｌ回路 - Google Patents
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- JPH1173739A JPH1173739A JP9231406A JP23140697A JPH1173739A JP H1173739 A JPH1173739 A JP H1173739A JP 9231406 A JP9231406 A JP 9231406A JP 23140697 A JP23140697 A JP 23140697A JP H1173739 A JPH1173739 A JP H1173739A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
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- H03L7/0891—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses the up-down pulses controlling source and sink current generators, e.g. a charge pump
-
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】ＰＬＬ引込み区間の存在しないフォーマットで
記録されている信号でもループゲインを調整し、ロック
していないときにはループゲインを高くして引込みを早
くし、ロックした場合はループゲインを低くしてノイズ
に対して強いＰＬＬ回路を提供する。 【解決手段】マスクタイミング生成部１０２は、位相比
較器１０１によって得られる位相誤差信号ＵＰ信号及び
ＤＯＷＮ信号又は パルス信号の立ち上がり／立ち下が
りのエッジ信号と外部から与えられる制御信号をもとに
ＭＡＳＫ信号を発生し、マスクゲート１０３に出力す
る。マスクゲート１０３は、マスクタイミング生成部１
０２により生成されたＭＡＳＫ信号により制御され、位
相比較器１０１から出力される位相誤差信号をマスクす
るか通過させるかの選択を行う。
記録されている信号でもループゲインを調整し、ロック
していないときにはループゲインを高くして引込みを早
くし、ロックした場合はループゲインを低くしてノイズ
に対して強いＰＬＬ回路を提供する。 【解決手段】マスクタイミング生成部１０２は、位相比
較器１０１によって得られる位相誤差信号ＵＰ信号及び
ＤＯＷＮ信号又は パルス信号の立ち上がり／立ち下が
りのエッジ信号と外部から与えられる制御信号をもとに
ＭＡＳＫ信号を発生し、マスクゲート１０３に出力す
る。マスクゲート１０３は、マスクタイミング生成部１
０２により生成されたＭＡＳＫ信号により制御され、位
相比較器１０１から出力される位相誤差信号をマスクす
るか通過させるかの選択を行う。
Description
【０００１】
【発明の属する技術分野】本発明はＰＬＬ（Ｐｈａｓｅ
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に情報信号
をディジタル変換してテープ、カード、ディスクなどの
記録媒体に記録し、この記録信号を再生する際に用いる
再生用ＰＬＬ回路に関する。
Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、特に情報信号
をディジタル変換してテープ、カード、ディスクなどの
記録媒体に記録し、この記録信号を再生する際に用いる
再生用ＰＬＬ回路に関する。
【０００２】
【従来の技術】従来、ディジタル記録された情報信号を
再生するためのＰＬＬ回路は、ディジタル記録されたデ
ータを読み込むための基準となるクロックを生成するた
めに用いられている。特にディジタル記録された信号の
変化点が時間的に一定でないクロックは、ディジタル記
録された信号のエッジ抽出を行ってパルス信号を生成
し、そのパルス信号の繰り返し周波数がもつスペクトラ
ム成分を用いることにより連続したパルス信号として生
成することができる。
再生するためのＰＬＬ回路は、ディジタル記録されたデ
ータを読み込むための基準となるクロックを生成するた
めに用いられている。特にディジタル記録された信号の
変化点が時間的に一定でないクロックは、ディジタル記
録された信号のエッジ抽出を行ってパルス信号を生成
し、そのパルス信号の繰り返し周波数がもつスペクトラ
ム成分を用いることにより連続したパルス信号として生
成することができる。
【０００３】最初に、図１２に示す従来良く知られてい
る第１の従来例によるＰＬＬ回路のブロック図を用い
て、ＰＬＬ回路の問題点について説明する。
る第１の従来例によるＰＬＬ回路のブロック図を用い
て、ＰＬＬ回路の問題点について説明する。
【０００４】図１２に示すＰＬＬ回路は、基準信号と被
比較信号との位相差に比例した位相誤差信号を出力する
位相比較器１２０１と、位相誤差信号を入力しこれに対
応した電流を出力するチャージポンプ１２０２と、チャ
ージポンプの出力信号を平滑化して制御信号を出力する
とともに、ＰＬＬ回路の回路構成、次数、応答特性を決
めるのに重要な回路要素であるループフィルタ１２０３
と、ループフィルタ１２０３からの制御信号により出力
周波数が変化する発振器であるＶＣＯ（ボルテージ・コ
ントロールド・オシレータ）１２０４と、ＶＣＯ１２０
４の出力周波数を分周する分周器１２０５とから構成さ
れる。
比較信号との位相差に比例した位相誤差信号を出力する
位相比較器１２０１と、位相誤差信号を入力しこれに対
応した電流を出力するチャージポンプ１２０２と、チャ
ージポンプの出力信号を平滑化して制御信号を出力する
とともに、ＰＬＬ回路の回路構成、次数、応答特性を決
めるのに重要な回路要素であるループフィルタ１２０３
と、ループフィルタ１２０３からの制御信号により出力
周波数が変化する発振器であるＶＣＯ（ボルテージ・コ
ントロールド・オシレータ）１２０４と、ＶＣＯ１２０
４の出力周波数を分周する分周器１２０５とから構成さ
れる。
【０００５】上記のＰＬＬ回路において、ＰＬＬ回路の
引込み時間を早めるためには、ループゲインを高くし応
答速度を早くする必要がある。一方、信号をロックした
後は、通常のノイズの他に信号欠陥によるノイズからＰ
ＬＬ回路の過敏な応答を防ぎ、ＰＬＬ回路を安定化する
必要がある。そのため、一度ＰＬＬ回路がロックした
ら、ループゲインを低くして応答速度を下げる必要があ
る。
引込み時間を早めるためには、ループゲインを高くし応
答速度を早くする必要がある。一方、信号をロックした
後は、通常のノイズの他に信号欠陥によるノイズからＰ
ＬＬ回路の過敏な応答を防ぎ、ＰＬＬ回路を安定化する
必要がある。そのため、一度ＰＬＬ回路がロックした
ら、ループゲインを低くして応答速度を下げる必要があ
る。
【０００６】ＰＬＬ回路の応答速度を下げるには、一般
的に次の方法がある。 （１）位相比較器１２０１の利得定数を下げる。 （２）チャージポンプ１２０２の出力電流を小さくす
る。 （３）ループフィルタ１２０３のダンピングファクタを
大きくする。 （４）ループフィルタ１２０３の帯域幅を狭くする。 （５）ＶＣＯ１２０４のＦ−Ｖ（周波数−電圧）変換利
得定数を下げる。
的に次の方法がある。 （１）位相比較器１２０１の利得定数を下げる。 （２）チャージポンプ１２０２の出力電流を小さくす
る。 （３）ループフィルタ１２０３のダンピングファクタを
大きくする。 （４）ループフィルタ１２０３の帯域幅を狭くする。 （５）ＶＣＯ１２０４のＦ−Ｖ（周波数−電圧）変換利
得定数を下げる。
【０００７】また、磁気テープ、ＣＤなどの記録媒体に
記録された信号からクロックを抽出するセルフクロッキ
ングのためのＰＬＬ回路が、特開平４−１６２２６３号
公報に記載されている。
記録された信号からクロックを抽出するセルフクロッキ
ングのためのＰＬＬ回路が、特開平４−１６２２６３号
公報に記載されている。
【０００８】図１３は、上記公報に記載されている第２
の従来例によるＰＬＬ回路のブロック図である。図１３
において、位相比較器１３０１とループフィルタ１３０
３およびＶＣＯ１３０４は、図１２に示したＰＬＬ回路
の位相比較器１２０１とループフィルタ１２０３および
ＶＣＯ１２０４と同じ回路と考えて良い。
の従来例によるＰＬＬ回路のブロック図である。図１３
において、位相比較器１３０１とループフィルタ１３０
３およびＶＣＯ１３０４は、図１２に示したＰＬＬ回路
の位相比較器１２０１とループフィルタ１２０３および
ＶＣＯ１２０４と同じ回路と考えて良い。
【０００９】また、この従来例では、チャージポンプは
同一特性の２つの第１チャージポンプ１３０２ａと第２
チャージポンプ１３０２ｂから構成されているのが特徴
である。
同一特性の２つの第１チャージポンプ１３０２ａと第２
チャージポンプ１３０２ｂから構成されているのが特徴
である。
【００１０】モノスティブルマルチバイブレータ（以下
モノマルチと記す）１３０８は、リードゲート信号の立
ち上がりから一定時間ハイレベルを出力する回路であ
り、モノマルチ１３０８の出力信号は、ＡＮＤ回路１３
０９，１３１０のゲートを開くために用いられる。
モノマルチと記す）１３０８は、リードゲート信号の立
ち上がりから一定時間ハイレベルを出力する回路であ
り、モノマルチ１３０８の出力信号は、ＡＮＤ回路１３
０９，１３１０のゲートを開くために用いられる。
【００１１】次に、図１３に示すＰＬＬ回路の動作につ
いて説明する。
いて説明する。
【００１２】再生信号は光ディスクなどの情報記録媒体
（図示せず）から再生された信号であり、リードゲート
信号はコントローラ（図示せず）によって生成された信
号である。リードゲート信号はスイッチ１３１１へ出力
され、位相比較器１３０１に入力する信号Ｓ１の再生信
号と基準一定クロックに対する切換信号として用いられ
る。
（図示せず）から再生された信号であり、リードゲート
信号はコントローラ（図示せず）によって生成された信
号である。リードゲート信号はスイッチ１３１１へ出力
され、位相比較器１３０１に入力する信号Ｓ１の再生信
号と基準一定クロックに対する切換信号として用いられ
る。
【００１３】また、リードゲート信号がモノマルチ１３
０８にも入力すると、モノマルチ１３０８は、リードゲ
ート信号の立ち上がりから一定時間Ｔだけハイレベルと
なる信号Ｓ２をＡＮＤ回路１３０９，１３１０へ出力す
る。これにより、ＡＮＤ回路１３０９，１３１０は一定
時間Ｔの間ゲートが開いた状態となり、位相比較器１３
０１からの位相進み信号と位相遅れ信号とが、ＡＮＤ回
路１３０９，１３１０を介して第２チャージポンプ３０
２ｂへ出力される。
０８にも入力すると、モノマルチ１３０８は、リードゲ
ート信号の立ち上がりから一定時間Ｔだけハイレベルと
なる信号Ｓ２をＡＮＤ回路１３０９，１３１０へ出力す
る。これにより、ＡＮＤ回路１３０９，１３１０は一定
時間Ｔの間ゲートが開いた状態となり、位相比較器１３
０１からの位相進み信号と位相遅れ信号とが、ＡＮＤ回
路１３０９，１３１０を介して第２チャージポンプ３０
２ｂへ出力される。
【００１４】従って、モノマルチ１３０８からの出力信
号Ｓ２がハイレベルの期間Ｔでは、常時動作している第
１チャージポンプ１３０２ａに加えて第２チャージポン
プ１３０２ｂが同時に動作するため、第１チャージポン
プ１３０２ａと第２チャージポンプ１３０２ｂの出力電
流の合計値は、第１チャージポンプ１３０２ａの出力電
流の２倍となることからＰＬＬ回路のループゲインが大
きくなり、ＰＬＬ回路の応答速度を早くすることができ
る。また、この状態から応答速度を遅くするためには、
第１チャージポンプ１３０２ａのみ動作するように信号
Ｓ２をロウレベルにする。
号Ｓ２がハイレベルの期間Ｔでは、常時動作している第
１チャージポンプ１３０２ａに加えて第２チャージポン
プ１３０２ｂが同時に動作するため、第１チャージポン
プ１３０２ａと第２チャージポンプ１３０２ｂの出力電
流の合計値は、第１チャージポンプ１３０２ａの出力電
流の２倍となることからＰＬＬ回路のループゲインが大
きくなり、ＰＬＬ回路の応答速度を早くすることができ
る。また、この状態から応答速度を遅くするためには、
第１チャージポンプ１３０２ａのみ動作するように信号
Ｓ２をロウレベルにする。
【００１５】しかし、上記のＰＬＬ回路においては、Ｐ
ＬＬ回路とは別に設けたコントローラによってリードゲ
ート信号を生成する必要がある。このため、リードゲー
ト区間を設定できないＶＦＯやＡＭ（Ａｄｄｒｅｓｓ
Ｍａｒｋ）パターンの存在しないフォーマットの再生信
号には、このＰＬＬ回路を用いてクロックを抽出するこ
とができない。
ＬＬ回路とは別に設けたコントローラによってリードゲ
ート信号を生成する必要がある。このため、リードゲー
ト区間を設定できないＶＦＯやＡＭ（Ａｄｄｒｅｓｓ
Ｍａｒｋ）パターンの存在しないフォーマットの再生信
号には、このＰＬＬ回路を用いてクロックを抽出するこ
とができない。
【００１６】さらに、ループゲインを数多く設定したい
場合には、その数だけチャージポンプを用意しなければ
ならず、回路規模が増大する。
場合には、その数だけチャージポンプを用意しなければ
ならず、回路規模が増大する。
【００１７】また、所望の周波数に応じてＰＬＬループ
の中のＶＣＯの変換利得を制御することで広帯域にわた
りＰＬＬループの安定性を保ったり、ロックアップタイ
ムを早くしたＰＬＬ回路の技術が特開平５−３７３７０
号公報に記載されている。
の中のＶＣＯの変換利得を制御することで広帯域にわた
りＰＬＬループの安定性を保ったり、ロックアップタイ
ムを早くしたＰＬＬ回路の技術が特開平５−３７３７０
号公報に記載されている。
【００１８】図１４は、上記公報に記載されている第３
の従来例によるＰＬＬ回路のブロック図である。この従
来のＰＬＬ回路は、第１のプログラマブル分周器１４０
４により分周された信号Ｆｏｕｔ／Ｎと基準発振器１４
０７から出力された基準クロックｆとの位相差を検出し
位相誤差信号を出力する位相比較器１４０１と、位相誤
差信号を平滑化するローパスフィルタ１４０２と、ロー
パスフィルタ１４０２の出力信号により発振周波数が変
化するＶＣＯ１４０３と、ＶＣＯ１４０３の出力周波数
を分周する第２のプログラマブル分周器１４０８と、第
２のプログラマブル分周器１４０８の出力信号を分周す
る第１のプログラマブル分周器１４０４とを備えてい
る。
の従来例によるＰＬＬ回路のブロック図である。この従
来のＰＬＬ回路は、第１のプログラマブル分周器１４０
４により分周された信号Ｆｏｕｔ／Ｎと基準発振器１４
０７から出力された基準クロックｆとの位相差を検出し
位相誤差信号を出力する位相比較器１４０１と、位相誤
差信号を平滑化するローパスフィルタ１４０２と、ロー
パスフィルタ１４０２の出力信号により発振周波数が変
化するＶＣＯ１４０３と、ＶＣＯ１４０３の出力周波数
を分周する第２のプログラマブル分周器１４０８と、第
２のプログラマブル分周器１４０８の出力信号を分周す
る第１のプログラマブル分周器１４０４とを備えてい
る。
【００１９】次に、上記のＰＬＬ回路の動作について説
明する。
明する。
【００２０】ＶＣＯ１４０３の出力信号をＭ分周した第
２のプログラマブル分周器１４０８の出力信号Ｆｏｕｔ
は、第１のプログラマブル分周器１４０４によりＮ分周
された後、位相比較器１４０１で基準クロックｆとの位
相比較が行われる。基準クロックｆと信号Ｆｏｕｔ／Ｎ
との位相差が０となるようにＰＬＬループが作動するの
で、Ｆｏｕｔ＝Ｎ・ｆの関係が満たされる。
２のプログラマブル分周器１４０８の出力信号Ｆｏｕｔ
は、第１のプログラマブル分周器１４０４によりＮ分周
された後、位相比較器１４０１で基準クロックｆとの位
相比較が行われる。基準クロックｆと信号Ｆｏｕｔ／Ｎ
との位相差が０となるようにＰＬＬループが作動するの
で、Ｆｏｕｔ＝Ｎ・ｆの関係が満たされる。
【００２１】また、上記のＰＬＬ回路のループゲインＧ
は、Ｇ＝Ｋｄ・Ｆｏ・Ｋｏ／（ＭＮ）で表される。ここ
で、Ｋｄは位相比較器１４０１の変換利得、Ｆｏはロー
パスフィルタ１４０２の変換利得、ＫｏはＶＣＯの変換
利得、Ｎ，Ｍはそれぞれ第１及び第２のプログラム分周
器１４０４，１４０８の分周比である。
は、Ｇ＝Ｋｄ・Ｆｏ・Ｋｏ／（ＭＮ）で表される。ここ
で、Ｋｄは位相比較器１４０１の変換利得、Ｆｏはロー
パスフィルタ１４０２の変換利得、ＫｏはＶＣＯの変換
利得、Ｎ，Ｍはそれぞれ第１及び第２のプログラム分周
器１４０４，１４０８の分周比である。
【００２２】この従来例では、Ｍ．Ｎを一定にするよう
な制御の場合に、第１の電圧制御発振回路１４０９に制
御信号を送り、その変換利得を制御することが可能であ
り、出力周波数にループゲインを所望の値に設定できる
ので、広帯域にわたる動作の安定化を計ることができる
としている。
な制御の場合に、第１の電圧制御発振回路１４０９に制
御信号を送り、その変換利得を制御することが可能であ
り、出力周波数にループゲインを所望の値に設定できる
ので、広帯域にわたる動作の安定化を計ることができる
としている。
【００２３】しかし、上記のＰＬＬ回路は基準信号ｆの
Ｎ倍の出力信号Ｆｏｕｔを得る目的に用いる場合は有効
であるものの、記録されたディジタルデータ自体からか
らクロックを抽出するセルフクロッキングの目的には適
していない。特に、記録されたデータの変化点が一定で
ない場合には、クロックを抽出することができない。
Ｎ倍の出力信号Ｆｏｕｔを得る目的に用いる場合は有効
であるものの、記録されたディジタルデータ自体からか
らクロックを抽出するセルフクロッキングの目的には適
していない。特に、記録されたデータの変化点が一定で
ない場合には、クロックを抽出することができない。
【００２４】すなわち、データを読み込むためのタイミ
ング信号は、位相比較器１４０１に入力する被比較信号
（基準信号ｆ）であり、その後段に分周器を設けること
ができない。つまり、出力周波数に関与しない回路構成
を用いて分周比を決定することができないためである。
ング信号は、位相比較器１４０１に入力する被比較信号
（基準信号ｆ）であり、その後段に分周器を設けること
ができない。つまり、出力周波数に関与しない回路構成
を用いて分周比を決定することができないためである。
【００２５】さらに、基準信号が一定であれば、プログ
ラマブル分周器の分周比を上げても、その分ＶＣＯ１４
０３の発振周波数が上がれば、ループゲインＧ＝Ｋｄ・
Ｆｏ・Ｋｏ／（ＭＮ）におけるＫｏ／（ＭＮ）が変化し
ないため、ＰＬＬ回路全体のループゲインは変化しない
ことになる。
ラマブル分周器の分周比を上げても、その分ＶＣＯ１４
０３の発振周波数が上がれば、ループゲインＧ＝Ｋｄ・
Ｆｏ・Ｋｏ／（ＭＮ）におけるＫｏ／（ＭＮ）が変化し
ないため、ＰＬＬ回路全体のループゲインは変化しない
ことになる。
【００２６】また、プログラマブル分周器設けることは
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いＶＣＯ１４０３の発振周波数も高くしなければな
らないことから、ＶＣＯの設計が困難となり、ＶＣＯ１
４０３の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いＶＣＯ１４０３の発振周波数も高くしなければな
らないことから、ＶＣＯの設計が困難となり、ＶＣＯ１
４０３の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
【００２７】また、位相回路のノイズに対する耐性を向
上し、引込み時間を早くしたＰＬＬ回路の一例が特開平
７−３０２２０７２号公報に記載されている。このＰＬ
Ｌ回路は、ロックアウト検出手段を備え、さらに入力同
期信号の検出用エッジタイミングを含む区間のみを通過
させるゲート手段を用いている。
上し、引込み時間を早くしたＰＬＬ回路の一例が特開平
７−３０２２０７２号公報に記載されている。このＰＬ
Ｌ回路は、ロックアウト検出手段を備え、さらに入力同
期信号の検出用エッジタイミングを含む区間のみを通過
させるゲート手段を用いている。
【００２８】しかし、上記のＰＬＬ回路ではエッジタイ
ミング区間により、キャプチャーレンジが決定してしま
う。すなわち、そのエッジタイミング区間のウィンドウ
幅が、エッジ前後のＮ％範囲であれば、キャプチャーレ
ンジも最大でＮ％しかならず、キャプチャーレンジの幅
を拡大できないという問題がある。
ミング区間により、キャプチャーレンジが決定してしま
う。すなわち、そのエッジタイミング区間のウィンドウ
幅が、エッジ前後のＮ％範囲であれば、キャプチャーレ
ンジも最大でＮ％しかならず、キャプチャーレンジの幅
を拡大できないという問題がある。
【００２９】
【発明が解決しようとする課題】特開平４−１６２２６
３号公報に記載されているＰＬＬ回路は、ＰＬＬ回路と
は別に設けたコントローラによってリードゲート信号を
生成する必要があるため、リードゲート区間を設定でき
ないフォーマットの再生信号には、クロックを抽出する
ことができない。
３号公報に記載されているＰＬＬ回路は、ＰＬＬ回路と
は別に設けたコントローラによってリードゲート信号を
生成する必要があるため、リードゲート区間を設定でき
ないフォーマットの再生信号には、クロックを抽出する
ことができない。
【００３０】さらに、ゲインを数多く設定したい場合に
は、その数だけチャージポンプを用意しなければなら
ず、回路規模が増大するという欠点がある。
は、その数だけチャージポンプを用意しなければなら
ず、回路規模が増大するという欠点がある。
【００３１】また、特開平５−３７３７０号公報に記載
されているＰＬＬ回路は、記録されたディジタルデータ
自体からからクロックを抽出するセルフクロッキングの
目的に用いることは困難である。特に、記録されたデー
タの変化点が一定でない場合には、クロックを抽出する
ことができない。
されているＰＬＬ回路は、記録されたディジタルデータ
自体からからクロックを抽出するセルフクロッキングの
目的に用いることは困難である。特に、記録されたデー
タの変化点が一定でない場合には、クロックを抽出する
ことができない。
【００３２】さらに、基準信号が一定であれば、プログ
ラマブル分周器の分周比を上げても、その分ＶＣＯ１４
０３の発振周波数が上がれば、ループゲインＧ＝Ｋｄ・
Ｆｏ・Ｋｏ／（ＭＮ）におけるＫｏ／（ＭＮ）が変化し
ないため、ＰＬＬ回路全体のループゲインを変えること
ができないという問題がある。
ラマブル分周器の分周比を上げても、その分ＶＣＯ１４
０３の発振周波数が上がれば、ループゲインＧ＝Ｋｄ・
Ｆｏ・Ｋｏ／（ＭＮ）におけるＫｏ／（ＭＮ）が変化し
ないため、ＰＬＬ回路全体のループゲインを変えること
ができないという問題がある。
【００３３】また、プログラマブル分周器設けることは
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いＶＣＯ１４０３の発振周波数も高くしなければな
らないことから、ＶＣＯの設計が困難となり、ＶＣＯ１
４０３の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
回路規模を増大することになり好ましくない上、分周比
を細かく設定しようとすると、分周比が大きくなりこれ
に伴いＶＣＯ１４０３の発振周波数も高くしなければな
らないことから、ＶＣＯの設計が困難となり、ＶＣＯ１
４０３の消費電流の増加や発振出力がノイズとなって回
路に侵入するなど様々な問題が発生する。
【００３４】また、特開平７−３０２２０７２号公報に
記載されているＰＬＬ回路は、エッジタイミング区間を
設け再生信号がその区間のみ通過する構成では、エッジ
区間の幅よりも大きいジッタをもった信号には追従でき
ないため、記録信号を読みとることができない。このた
め、キャプチャーレンジや、位相比較器の変換利得が、
システム構成上大きな制限を受けることになる。
記載されているＰＬＬ回路は、エッジタイミング区間を
設け再生信号がその区間のみ通過する構成では、エッジ
区間の幅よりも大きいジッタをもった信号には追従でき
ないため、記録信号を読みとることができない。このた
め、キャプチャーレンジや、位相比較器の変換利得が、
システム構成上大きな制限を受けることになる。
【００３５】このため、本発明の目的はＰＬＬ引込み区
間の存在しないフォーマットで記録されている信号でも
ループゲインを調整し、ロックしていないときにはルー
プゲインを高くして引込みを早くし、ロックした場合は
ループゲインを低くしてノイズに対して強いＰＬＬ回路
を提供することにある。
間の存在しないフォーマットで記録されている信号でも
ループゲインを調整し、ロックしていないときにはルー
プゲインを高くして引込みを早くし、ロックした場合は
ループゲインを低くしてノイズに対して強いＰＬＬ回路
を提供することにある。
【００３６】また、本発明の目的はリードゲート区間を
コントローラなどにより設定する必要がないＰＬＬ回路
を提供することにある。
コントローラなどにより設定する必要がないＰＬＬ回路
を提供することにある。
【００３７】さらに、本発明の目的は少ない回路素子を
用いてループゲインを数種類設定できるＰＬＬ回路を提
供することにある。
用いてループゲインを数種類設定できるＰＬＬ回路を提
供することにある。
【００３８】また、本発明の目的はディジタル記録され
た信号からクロックを抽出する場合に、ＶＣＯの最高周
波数を高くすることなく、かつキャプチャーレンジが広
いＰＬＬ回路を提供することにある。
た信号からクロックを抽出する場合に、ＶＣＯの最高周
波数を高くすることなく、かつキャプチャーレンジが広
いＰＬＬ回路を提供することにある。
【００３９】
【課題を解決するための手段】そのため、本発明による
ＰＬＬ回路は、一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、前記基準信号もしくは前
記再生信号と前記位相比較器の前記位相誤差信号とは異
なる出力及び前記被比較信号により、前記位相誤差信号
の一部あるいは全部を通過させるか又は遮断するかの制
御を行うマスク手段を備えたことを特徴としている。
ＰＬＬ回路は、一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、前記基準信号もしくは前
記再生信号と前記位相比較器の前記位相誤差信号とは異
なる出力及び前記被比較信号により、前記位相誤差信号
の一部あるいは全部を通過させるか又は遮断するかの制
御を行うマスク手段を備えたことを特徴としている。
【００４０】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。
て図面を参照して説明する。
【００４１】図１は、本発明によるＰＬＬ回路の実施の
形態を示すブロック図である。図１において、位相比較
器１０１は一般的には２つの入力端子をもち、これらの
入力端子に入力する基準信号（再生信号）と被比較信号
との差に応じた位相誤差信号であるＵＰ信号及びＤＯＷ
Ｎ信号を出力する。この位相誤差信号が０となるように
ＰＬＬループが作動するので、ＰＬＬ回路がロックした
状態では基準信号と被比較信号の変化点は一致する。
形態を示すブロック図である。図１において、位相比較
器１０１は一般的には２つの入力端子をもち、これらの
入力端子に入力する基準信号（再生信号）と被比較信号
との差に応じた位相誤差信号であるＵＰ信号及びＤＯＷ
Ｎ信号を出力する。この位相誤差信号が０となるように
ＰＬＬループが作動するので、ＰＬＬ回路がロックした
状態では基準信号と被比較信号の変化点は一致する。
【００４２】マスクタイミング生成部１０２は、位相比
較器１０１によって得られる位相誤差信号又はパルス信
号の立ち上がり／立ち下がりのエッジ信号と外部から与
えられる制御信号をもとにＭＡＳＫ信号を発生し、マス
クゲート１０３に出力する。
較器１０１によって得られる位相誤差信号又はパルス信
号の立ち上がり／立ち下がりのエッジ信号と外部から与
えられる制御信号をもとにＭＡＳＫ信号を発生し、マス
クゲート１０３に出力する。
【００４３】マスクゲート１０３は、マスクタイミング
生成部１０２により生成されたＭＡＳＫ信号により制御
され、位相比較器１０１から出力される位相誤差信号を
マスクするか通過させるかの選択を行う。
生成部１０２により生成されたＭＡＳＫ信号により制御
され、位相比較器１０１から出力される位相誤差信号を
マスクするか通過させるかの選択を行う。
【００４４】チャージポンプ１０４は、マスクゲート１
０３により通過を許可された位相比較器１０１の出力で
ある位相誤差信号すなわちＵＰ信号及びＤＯＷＮ信号を
所望の電流すなわちＰＯＭＰ信号として出力する。
０３により通過を許可された位相比較器１０１の出力で
ある位相誤差信号すなわちＵＰ信号及びＤＯＷＮ信号を
所望の電流すなわちＰＯＭＰ信号として出力する。
【００４５】ループフィルタ１０５は、チャージポンプ
１０４の電流出力を平滑化して電圧又は電流として出力
する。このループフィルタ１０５は、一般的にはローパ
スフィルタであり、抵抗とコンデンサを用いて構成した
タイプやオペアンプを用いて構成したものなどが使用さ
れる。
１０４の電流出力を平滑化して電圧又は電流として出力
する。このループフィルタ１０５は、一般的にはローパ
スフィルタであり、抵抗とコンデンサを用いて構成した
タイプやオペアンプを用いて構成したものなどが使用さ
れる。
【００４６】ＶＣＯ１０６は、ループフィルタ１０５の
出力電圧又は出力電流により発振周波数が変化する発振
器である。また、分周器１０７は、ＶＣＯ１０６の出力
周波数を所望の周波数に分周する。
出力電圧又は出力電流により発振周波数が変化する発振
器である。また、分周器１０７は、ＶＣＯ１０６の出力
周波数を所望の周波数に分周する。
【００４７】次に本実施の形態によるＰＬＬ回路の動作
について、図１のブロック図及び図２に示すタイミング
チャートを参照して説明する。
について、図１のブロック図及び図２に示すタイミング
チャートを参照して説明する。
【００４８】図１の位相比較器１０１に入力する基準信
号（再生信号）は、図２に示すように信号の変化点が一
定間隔で発生する基準信号Ａと、信号の立ち上がりから
立ち下がり又は信号の立ち下がりから立ち上がりまでの
時間間隔を標本化間隔Ｔを基準にして、パルス信号の立
ち上がりから立ち下がり、又はパルス信号の立ち下がり
から立ち上がりまでの最小時間間隔を最小反転間隔Ｔｍ
ｉｎとし、パルス信号の立ち上がりから立ち下がり、又
はパルス信号の立ち下がりから立ち上がりまでの最大時
間間隔を最大反転間隔Ｔｍａｘとして、最小反転間隔Ｔ
ｍｉｎ〜最大反転間隔Ｔｍａｘの間で一定条件を課して
生成した変化点が時間的に一定でないような基準信号Ｂ
との２つに大きく分けることができる。
号（再生信号）は、図２に示すように信号の変化点が一
定間隔で発生する基準信号Ａと、信号の立ち上がりから
立ち下がり又は信号の立ち下がりから立ち上がりまでの
時間間隔を標本化間隔Ｔを基準にして、パルス信号の立
ち上がりから立ち下がり、又はパルス信号の立ち下がり
から立ち上がりまでの最小時間間隔を最小反転間隔Ｔｍ
ｉｎとし、パルス信号の立ち上がりから立ち下がり、又
はパルス信号の立ち下がりから立ち上がりまでの最大時
間間隔を最大反転間隔Ｔｍａｘとして、最小反転間隔Ｔ
ｍｉｎ〜最大反転間隔Ｔｍａｘの間で一定条件を課して
生成した変化点が時間的に一定でないような基準信号Ｂ
との２つに大きく分けることができる。
【００４９】基準信号Ｂのような時間的に変化点が一定
でない信号は、ある規則に基づいてディジタル信号を変
換した信号であり、この変換を一般的に変調と呼ぶ。こ
の変調には、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ Ｚｅｒ
ｏ）、ＰＥ（Ｐｈａｓｅ Ｅｎｃｏｄｉｎｇ）、ＭＦＭ
（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌ
ａｔｉｏｎ）、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔ
ｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）など多数あるが、本実
施の形態によるＰＬＬ回路は、ＮＲＺのようなクロック
抽出が不可能な変調方法を除き、セルフクロッキング可
能な変調方式であれば全て適用できる。
でない信号は、ある規則に基づいてディジタル信号を変
換した信号であり、この変換を一般的に変調と呼ぶ。こ
の変調には、ＮＲＺ（Ｎｏｎ Ｒｅｔｕｒｎ Ｚｅｒ
ｏ）、ＰＥ（Ｐｈａｓｅ Ｅｎｃｏｄｉｎｇ）、ＭＦＭ
（Ｍｏｄｉｆｉｅｄ Ｆｒｅｑｕｅｎｃｙ Ｍｏｄｕｌ
ａｔｉｏｎ）、ＥＦＭ（Ｅｉｇｈｔ ｔｏ Ｆｏｕｒｔ
ｅｅｎ Ｍｏｄｕｌａｔｉｏｎ）など多数あるが、本実
施の形態によるＰＬＬ回路は、ＮＲＺのようなクロック
抽出が不可能な変調方法を除き、セルフクロッキング可
能な変調方式であれば全て適用できる。
【００５０】また、図２の標本化間隔Ｔは、ディジタル
データの最小データ単位であるチャネルビットの時間幅
を表し、チャネルビットを読み出すためのチャネルビッ
トクロックを本実施の形態によるＰＬＬ回路により生成
する。また、標本化間隔Ｔを有するチャネルビットクロ
ック（以下ビットクロックと記す）は、図１及び図２に
おいて被比較信号として表される。
データの最小データ単位であるチャネルビットの時間幅
を表し、チャネルビットを読み出すためのチャネルビッ
トクロックを本実施の形態によるＰＬＬ回路により生成
する。また、標本化間隔Ｔを有するチャネルビットクロ
ック（以下ビットクロックと記す）は、図１及び図２に
おいて被比較信号として表される。
【００５１】ここで、図２の基準信号Ｃに示すように、
基準信号と被比較信号との間で位相のズレが生じたとき
（位相の遅れ／進みは、基準信号に対して被比較信号の
位相の遅れ／進みとして定義する）、図１の位相比較器
１０１は基準信号Ｃと被比較信号の位相差を検出し、図
２に示すＵＰ信号及びＤＯＷＮ信号を出力する。
基準信号と被比較信号との間で位相のズレが生じたとき
（位相の遅れ／進みは、基準信号に対して被比較信号の
位相の遅れ／進みとして定義する）、図１の位相比較器
１０１は基準信号Ｃと被比較信号の位相差を検出し、図
２に示すＵＰ信号及びＤＯＷＮ信号を出力する。
【００５２】また、図１のマスクタイミング生成部１０
２より生成されたＭＡＳＫ信号が図２に示すようにデュ
ーティ５０％とし、図１に示すマスクゲート１０３がマ
スク信号がハイレベルの期間でＵＰ信号又はＤＯＷＮ信
号をマスクし、ロウレベルの期間でＵＰ信号又はＤＯＷ
Ｎ信号を通過させるとすると、チャージポンプ１０４の
出力は図２に示すＰＯＭＰ信号となる。
２より生成されたＭＡＳＫ信号が図２に示すようにデュ
ーティ５０％とし、図１に示すマスクゲート１０３がマ
スク信号がハイレベルの期間でＵＰ信号又はＤＯＷＮ信
号をマスクし、ロウレベルの期間でＵＰ信号又はＤＯＷ
Ｎ信号を通過させるとすると、チャージポンプ１０４の
出力は図２に示すＰＯＭＰ信号となる。
【００５３】すなわち、期間ｔ１では基準信号Ｃの立ち
上がり又は立ち下がりに対し、被比較信号の立ち下がり
が進んでいるため、位相比較器１０１は被比較信号の位
相を遅らせるためのＤＯＷＮ信号をマスクゲート１０３
を介してチャージポンプ１０４に出力する。
上がり又は立ち下がりに対し、被比較信号の立ち下がり
が進んでいるため、位相比較器１０１は被比較信号の位
相を遅らせるためのＤＯＷＮ信号をマスクゲート１０３
を介してチャージポンプ１０４に出力する。
【００５４】一方、期間ｔ２では基準信号Ｃに対して被
比較信号の位相が遅れているので、位相比較器１０１は
被比較信号の位相を進めるためのＵＰ信号をマスクゲー
ト１０３を介してチャージポンプ１０４に出力する。
比較信号の位相が遅れているので、位相比較器１０１は
被比較信号の位相を進めるためのＵＰ信号をマスクゲー
ト１０３を介してチャージポンプ１０４に出力する。
【００５５】しかし、図２に示すＵＰ信号Ｕ１ａ，Ｕ２
ａ，Ｕ３ａとＤＯＷＮ信号Ｄ１ａ，Ｄ２ａ，Ｄ３ａは、
ＭＡＳＫ信号のハイレベルの期間と一致しているのでマ
スクゲート１０３でマスクされ、チャージポンプ１０４
には出力されない。
ａ，Ｕ３ａとＤＯＷＮ信号Ｄ１ａ，Ｄ２ａ，Ｄ３ａは、
ＭＡＳＫ信号のハイレベルの期間と一致しているのでマ
スクゲート１０３でマスクされ、チャージポンプ１０４
には出力されない。
【００５６】一方、ＵＰ信号Ｕ１ｂ，Ｕ２ｂ，Ｕ３ｂと
ＤＯＷＮ信号Ｄ１ｂ，Ｄ２ｂは、ＭＡＳＫ信号のロウレ
ベルの期間と一致しているのでマスクゲート１０３を通
過し、チャージポンプ１０４には出力される。
ＤＯＷＮ信号Ｄ１ｂ，Ｄ２ｂは、ＭＡＳＫ信号のロウレ
ベルの期間と一致しているのでマスクゲート１０３を通
過し、チャージポンプ１０４には出力される。
【００５７】従って、図２に示すようにチャージポンプ
１０４の出力信号であるＰＯＭＰ信号は、マスクゲート
１０３によってマスクされない場合のパルス信号数と較
べると１／２になり、本実施の形態によるＰＬＬ回路の
ループゲインは、マスクゲート１０３が全ての位相誤差
信号を通過させる場合に較べて１／２となる。
１０４の出力信号であるＰＯＭＰ信号は、マスクゲート
１０３によってマスクされない場合のパルス信号数と較
べると１／２になり、本実施の形態によるＰＬＬ回路の
ループゲインは、マスクゲート１０３が全ての位相誤差
信号を通過させる場合に較べて１／２となる。
【００５８】
【実施例】次に本発明の実施例について、特に図１にお
ける基準信号がコンパクトディスク（ＣＤ）などで用い
られているＥＦＭ変調方式の場合について詳細に説明す
る。
ける基準信号がコンパクトディスク（ＣＤ）などで用い
られているＥＦＭ変調方式の場合について詳細に説明す
る。
【００５９】このＥＦＭ変調方式はセルフクロッキング
可能な変調方式であるが、ＣＤ等に記録された記録信号
の立ち上がり又は立ち下がりの変化点は、時間的に一定
していない。ＥＦＭ変調方式は、８ビットからなる各記
録シンボルと呼ばれるディジタルデータを１４チャネル
ビットからなるパターンに変換する。このＥＦＭ変調方
式は、ビット同期情報の抽出の容易性や、高密度記録化
及び信号の直流成分などを考慮して、標本化間隔Ｔを基
準に最小反転間隔Ｔｍｉｎを３Ｔ、最大反転間隔Ｔｍａ
ｘを１１Ｔと規定している。
可能な変調方式であるが、ＣＤ等に記録された記録信号
の立ち上がり又は立ち下がりの変化点は、時間的に一定
していない。ＥＦＭ変調方式は、８ビットからなる各記
録シンボルと呼ばれるディジタルデータを１４チャネル
ビットからなるパターンに変換する。このＥＦＭ変調方
式は、ビット同期情報の抽出の容易性や、高密度記録化
及び信号の直流成分などを考慮して、標本化間隔Ｔを基
準に最小反転間隔Ｔｍｉｎを３Ｔ、最大反転間隔Ｔｍａ
ｘを１１Ｔと規定している。
【００６０】図３は、ＥＦＭ変調方式におけるタイミン
グチャート及びＥＦＭ信号に相当するＣＤ表面に記録さ
れたピットと呼ばれる穴の位置を示す図である。ＥＦＭ
変調方式では、ピットとして記録されたディジタルデー
タをピックアップからのレーザー光（図示せず）を用い
て読み出し、“０”と“１”の２値信号に変換する。Ｅ
ＦＭ信号は、規定により３Ｔ〜１１Ｔ間でのデータ間隔
があり、ピットから読み出したデータからクロックを抽
出するためには、信号の立ち上がり及び立ち下がりのエ
ッジを用いる。
グチャート及びＥＦＭ信号に相当するＣＤ表面に記録さ
れたピットと呼ばれる穴の位置を示す図である。ＥＦＭ
変調方式では、ピットとして記録されたディジタルデー
タをピックアップからのレーザー光（図示せず）を用い
て読み出し、“０”と“１”の２値信号に変換する。Ｅ
ＦＭ信号は、規定により３Ｔ〜１１Ｔ間でのデータ間隔
があり、ピットから読み出したデータからクロックを抽
出するためには、信号の立ち上がり及び立ち下がりのエ
ッジを用いる。
【００６１】このエッジは、正常に記録された信号であ
れば３Ｔ〜１１Ｔの間に存在し、これらの連続したパル
スの繰り返し信号の有する周波数スペクトラム成分を用
いて連続したパルス列を生成する。
れば３Ｔ〜１１Ｔの間に存在し、これらの連続したパル
スの繰り返し信号の有する周波数スペクトラム成分を用
いて連続したパルス列を生成する。
【００６２】次に、図１に示す位相比較器１０１及びマ
スクタイミング生成部１０２の回路について、図４に示
すゲートレベルの回路図で示した位相比較器１０１及び
マスクタイミング生成部１０２Ａを参照して詳細に説明
する。
スクタイミング生成部１０２の回路について、図４に示
すゲートレベルの回路図で示した位相比較器１０１及び
マスクタイミング生成部１０２Ａを参照して詳細に説明
する。
【００６３】図４において、フリップフロップ４０５〜
４１１は７段のシフトレジスタを構成し、１段目のフリ
ップフロップ４０５のデータ入力端子ＤにはＥＦＭ信号
が入力する。また、クロック入力端子Ｃ、反転クロック
入力端子ＣＢにはそれぞれ被比較信号が入力されるが、
ＭＡＳＫ信号を生成するためのエッジ遅延を行うため、
被比較信号はフリップフロップ４０５，４０７，４０
９，４１０のクロック入力端子Ｃと、フリップフロップ
４０６，４０８，４１１の反転クロック入力端子ＣＢと
にそれぞれ入力する。
４１１は７段のシフトレジスタを構成し、１段目のフリ
ップフロップ４０５のデータ入力端子ＤにはＥＦＭ信号
が入力する。また、クロック入力端子Ｃ、反転クロック
入力端子ＣＢにはそれぞれ被比較信号が入力されるが、
ＭＡＳＫ信号を生成するためのエッジ遅延を行うため、
被比較信号はフリップフロップ４０５，４０７，４０
９，４１０のクロック入力端子Ｃと、フリップフロップ
４０６，４０８，４１１の反転クロック入力端子ＣＢと
にそれぞれ入力する。
【００６４】エクスクルーシブＯＲゲート４０１は、Ｅ
ＦＭ再生信号とフリップフロップ４０５のＱ出力とを入
力し、ＵＰ信号を出力する。また、エクスクルーシブＯ
Ｒゲート４０２は、フリップフロップ４０７，４０８の
Ｑ出力を入力し、ＤＯＷＮ信号を出力する。
ＦＭ再生信号とフリップフロップ４０５のＱ出力とを入
力し、ＵＰ信号を出力する。また、エクスクルーシブＯ
Ｒゲート４０２は、フリップフロップ４０７，４０８の
Ｑ出力を入力し、ＤＯＷＮ信号を出力する。
【００６５】エクスクルーシブＯＲゲート４０３は、フ
リップフロップ４０６，４０９のＱ出力を入力し、ＵＰ
ＭＡＳＫ信号を出力する。同様に、エクスクルーシブＯ
Ｒゲート４０４は、フリップフロップ４０９，４１１の
Ｑ出力を入力し、ＤＯＷＮＭＡＳＫ信号を出力する。こ
こで、ＵＰＭＡＳＫ信号及びＤＯＷＮＭＡＳＫ信号は、
ＵＰ信号及びＤＯＷＮ信号に対するＭＡＳＫ信号であ
り、それぞれ独立にＵＰ信号及びＤＯＷＮ信号の通過と
マスクの制御を行う。
リップフロップ４０６，４０９のＱ出力を入力し、ＵＰ
ＭＡＳＫ信号を出力する。同様に、エクスクルーシブＯ
Ｒゲート４０４は、フリップフロップ４０９，４１１の
Ｑ出力を入力し、ＤＯＷＮＭＡＳＫ信号を出力する。こ
こで、ＵＰＭＡＳＫ信号及びＤＯＷＮＭＡＳＫ信号は、
ＵＰ信号及びＤＯＷＮ信号に対するＭＡＳＫ信号であ
り、それぞれ独立にＵＰ信号及びＤＯＷＮ信号の通過と
マスクの制御を行う。
【００６６】次に、図４に示す位相比較器１０１とマス
クタイミング生成部１０２の動作について、図４と図５
に示すタイミングチャートを参照して詳細に説明する。
クタイミング生成部１０２の動作について、図４と図５
に示すタイミングチャートを参照して詳細に説明する。
【００６７】ＥＦＭ再生信号は、３Ｔ〜１１Ｔの間で標
本化間隔Ｔを基準に変化し、フリップフロップ４０５の
データ入力端子Ｄに入力する。フリップフロップ４０５
〜４１１は、クロック入力Ｃに対して立ち上がりで動作
し、フリップフロップ４０５〜４１１のＱ出力は図５に
示すような波形となる。
本化間隔Ｔを基準に変化し、フリップフロップ４０５の
データ入力端子Ｄに入力する。フリップフロップ４０５
〜４１１は、クロック入力Ｃに対して立ち上がりで動作
し、フリップフロップ４０５〜４１１のＱ出力は図５に
示すような波形となる。
【００６８】ここで、エクスクルーシブＯＲゲート４０
１は、ＥＦＭ再生信号とフリップフロップ４０５のＱ出
力とを入力とするため、エクスクルーシブＯＲゲート４
０１の出力であるＵＰ信号は、図５に示すような波形と
なる。すなわち、ロックしている状態でのＵＰ信号は、
ＥＦＭ再生信号の変化点よりＴ／２のパルス幅でエクス
クルーシブＯＲゲート４０１から出力される。
１は、ＥＦＭ再生信号とフリップフロップ４０５のＱ出
力とを入力とするため、エクスクルーシブＯＲゲート４
０１の出力であるＵＰ信号は、図５に示すような波形と
なる。すなわち、ロックしている状態でのＵＰ信号は、
ＥＦＭ再生信号の変化点よりＴ／２のパルス幅でエクス
クルーシブＯＲゲート４０１から出力される。
【００６９】また、時刻ｔ１においてＥＦＭ再生信号の
立ち下がりが被比較信号の立ち下がりに対して進んでい
るが、この場合のＵＰ信号はＥＦＭ再生信号の位相が進
んだ時間幅だけパルス幅が長く出力される。すなわち、
ＥＦＭ再生信号が被比較信号に対してαＴだけ進んでい
るとすると、この場合のＵＰ信号のパルス幅は、ロック
時のＵＰ信号の幅にＥＦＭ再生信号の位相が進んだこと
によるパルス幅の増加分を加算した値となり、（１／２
＋α）・Ｔで表される。
立ち下がりが被比較信号の立ち下がりに対して進んでい
るが、この場合のＵＰ信号はＥＦＭ再生信号の位相が進
んだ時間幅だけパルス幅が長く出力される。すなわち、
ＥＦＭ再生信号が被比較信号に対してαＴだけ進んでい
るとすると、この場合のＵＰ信号のパルス幅は、ロック
時のＵＰ信号の幅にＥＦＭ再生信号の位相が進んだこと
によるパルス幅の増加分を加算した値となり、（１／２
＋α）・Ｔで表される。
【００７０】逆に、時刻ｔ２はＥＦＭ再生信号の立ち上
がりが被比較信号の立ち下がりに対して遅れている状態
を表している。この場合のＵＰ信号はＥＦＭ再生信号の
位相が遅れた時間幅だけパルス幅が短く出力される。す
なわち、ＥＦＭ再生信号が被比較信号に対してβＴだけ
遅れているとすると、この場合のＵＰ信号のパルス幅
は、ロック時のＵＰ信号の幅にＥＦＭ再生信号の位相が
遅れたことによるパルス幅の減少分を引き算した値とな
り、（１／２−α）・Ｔで表される。
がりが被比較信号の立ち下がりに対して遅れている状態
を表している。この場合のＵＰ信号はＥＦＭ再生信号の
位相が遅れた時間幅だけパルス幅が短く出力される。す
なわち、ＥＦＭ再生信号が被比較信号に対してβＴだけ
遅れているとすると、この場合のＵＰ信号のパルス幅
は、ロック時のＵＰ信号の幅にＥＦＭ再生信号の位相が
遅れたことによるパルス幅の減少分を引き算した値とな
り、（１／２−α）・Ｔで表される。
【００７１】また、ＤＯＷＮ信号は図５からわかるよう
に、ＵＰ信号の立ち下がりから１Ｔだけ遅れてＴ／２の
パルス幅で出力されることになるが、ＥＦＭ再生信号と
被比較信号（ビットクロック）に位相差が生じても、Ｄ
ＯＷＮ信号のパルス幅には影響しない。すなわち、ＤＯ
ＷＮ信号のパルス幅は、ロック時及び時刻ｔ１，ｔ２に
おいてもＴ／２で固定している。
に、ＵＰ信号の立ち下がりから１Ｔだけ遅れてＴ／２の
パルス幅で出力されることになるが、ＥＦＭ再生信号と
被比較信号（ビットクロック）に位相差が生じても、Ｄ
ＯＷＮ信号のパルス幅には影響しない。すなわち、ＤＯ
ＷＮ信号のパルス幅は、ロック時及び時刻ｔ１，ｔ２に
おいてもＴ／２で固定している。
【００７２】従って、ロック時においてはＵＰ信号とＤ
ＯＷＮ信号ともパルス幅がＴ／２でかつ同じパルス数だ
けチャージポンプ１０４に入力するので、図１のループ
フィルタ１０５でチャージポンプ１０４の出力信号であ
るＰＯＭＰ信号が平滑化され、ＶＣＯ１０６の制御電圧
は変化しないため、ＶＣＯ１０６の分周信号である被比
較信号（ビットクロック）も一定である。
ＯＷＮ信号ともパルス幅がＴ／２でかつ同じパルス数だ
けチャージポンプ１０４に入力するので、図１のループ
フィルタ１０５でチャージポンプ１０４の出力信号であ
るＰＯＭＰ信号が平滑化され、ＶＣＯ１０６の制御電圧
は変化しないため、ＶＣＯ１０６の分周信号である被比
較信号（ビットクロック）も一定である。
【００７３】また、ＥＦＭ再生信号の位相が被比較信号
（ビットクロック）よりもαＴだけ進んでいる時刻ｔ１
においては、ＵＰ信号のパルス幅が（１／２＋α）・
Ｔ、ＤＯＷＮ信号のパルス幅がＴ／２であり、αＴだけ
ＵＰ信号のパルス幅が大きくなる。このため、図１のル
ープフィルタ１０５でチャージポンプ１０４の出力信号
であるＰＯＭＰ信号が平滑化されると、αＴに起因する
ループフィルタ１０５の出力電圧が上昇し、ＶＣＯ１０
６の制御電圧も上昇するため、ＶＣＯ１０６の発振周波
数及び分周信号である被比較信号（ビットクロック）の
周波数も高くなる。
（ビットクロック）よりもαＴだけ進んでいる時刻ｔ１
においては、ＵＰ信号のパルス幅が（１／２＋α）・
Ｔ、ＤＯＷＮ信号のパルス幅がＴ／２であり、αＴだけ
ＵＰ信号のパルス幅が大きくなる。このため、図１のル
ープフィルタ１０５でチャージポンプ１０４の出力信号
であるＰＯＭＰ信号が平滑化されると、αＴに起因する
ループフィルタ１０５の出力電圧が上昇し、ＶＣＯ１０
６の制御電圧も上昇するため、ＶＣＯ１０６の発振周波
数及び分周信号である被比較信号（ビットクロック）の
周波数も高くなる。
【００７４】すなわち、ＥＦＭ再生信号の位相が被比較
信号（ビットクロック）よりも進んでいる場合は、被比
較信号（ビットクロック）の周波数を高くすることで位
相差を０とするようにＰＬＬ回路が動作する。
信号（ビットクロック）よりも進んでいる場合は、被比
較信号（ビットクロック）の周波数を高くすることで位
相差を０とするようにＰＬＬ回路が動作する。
【００７５】一方、ＥＦＭ再生信号の位相が被比較信号
（ビットクロック）よりもβＴだけ遅れているいる時刻
ｔ２においては、ＵＰ信号のパルス幅が（１／２−β）
・Ｔ、ＤＯＷＮ信号のパルス幅がＴ／２であり、βＴだ
けＤＯＷＮ信号のパルス幅が大きくなる。このため、図
１のループフィルタ１０５でチャージポンプ１０４の出
力信号であるＰＯＭＰ信号が平滑化されると、βＴに起
因するループフィルタ１０５の出力電圧が下降し、ＶＣ
Ｏ１０６の制御電圧も下降するため、ＶＣＯ１０６の発
振周波数及び分周信号である被比較信号（ビットクロッ
ク）の周波数も低下する。
（ビットクロック）よりもβＴだけ遅れているいる時刻
ｔ２においては、ＵＰ信号のパルス幅が（１／２−β）
・Ｔ、ＤＯＷＮ信号のパルス幅がＴ／２であり、βＴだ
けＤＯＷＮ信号のパルス幅が大きくなる。このため、図
１のループフィルタ１０５でチャージポンプ１０４の出
力信号であるＰＯＭＰ信号が平滑化されると、βＴに起
因するループフィルタ１０５の出力電圧が下降し、ＶＣ
Ｏ１０６の制御電圧も下降するため、ＶＣＯ１０６の発
振周波数及び分周信号である被比較信号（ビットクロッ
ク）の周波数も低下する。
【００７６】すなわち、ＥＦＭ再生信号の位相が被比較
信号（ビットクロック）よりも遅れている場合は、被比
較信号（ビットクロック）の周波数を低くすることで位
相差を０とするようにＰＬＬ回路が動作する。
信号（ビットクロック）よりも遅れている場合は、被比
較信号（ビットクロック）の周波数を低くすることで位
相差を０とするようにＰＬＬ回路が動作する。
【００７７】ところで、ＥＦＭ変調方式においては前述
したように最小反転間隔が３Ｔに決められている。従っ
て、３Ｔ未満の変化点から信号を再生した場合、その再
生信号は電気的なノイズや信号欠陥である可能性が高
い。
したように最小反転間隔が３Ｔに決められている。従っ
て、３Ｔ未満の変化点から信号を再生した場合、その再
生信号は電気的なノイズや信号欠陥である可能性が高
い。
【００７８】これにより、３Ｔ未満の変化点ではＰＬＬ
回路を反応しないように回路構成を工夫すれば安定した
被比較信号（ビットクロック）を得ることができる。そ
こで、この３Ｔ未満の変化点で発生したＵＰ信号とＤＯ
ＷＮ信号をマスクし、図１のチャージポンプ１０４に出
力しないようにすれば、ＶＣＯ１０６の発振周波数は変
化せず、ノイズや信号欠陥による誤動作を防ぐことがで
きる。
回路を反応しないように回路構成を工夫すれば安定した
被比較信号（ビットクロック）を得ることができる。そ
こで、この３Ｔ未満の変化点で発生したＵＰ信号とＤＯ
ＷＮ信号をマスクし、図１のチャージポンプ１０４に出
力しないようにすれば、ＶＣＯ１０６の発振周波数は変
化せず、ノイズや信号欠陥による誤動作を防ぐことがで
きる。
【００７９】本実施例においては、ＵＰ信号及びＤＯＷ
Ｎ信号がそれぞれ独立して、ある時間幅をおいて位相比
較器１０１から出力されるから、ＵＰ信号及びＤＯＷＮ
信号に対するＭＡＳＫ信号もそれぞれ独立に生成する必
要がある。
Ｎ信号がそれぞれ独立して、ある時間幅をおいて位相比
較器１０１から出力されるから、ＵＰ信号及びＤＯＷＮ
信号に対するＭＡＳＫ信号もそれぞれ独立に生成する必
要がある。
【００８０】また、ＵＰ信号及びＤＯＷＮ信号が位相比
較器１０１から出力された後、図２のＡに示すようにＭ
ＯＳトランジスタの特性ばらつきに起因するマージンを
確保し、同様にＵＰ信号が図２に示すＢの幅で変動する
ことを考慮すると、次の（１）式で表されるＴｍａｓｋ
でＵＰ信号及びＤＯＷＮ信号をマスクするのが好まし
い。
較器１０１から出力された後、図２のＡに示すようにＭ
ＯＳトランジスタの特性ばらつきに起因するマージンを
確保し、同様にＵＰ信号が図２に示すＢの幅で変動する
ことを考慮すると、次の（１）式で表されるＴｍａｓｋ
でＵＰ信号及びＤＯＷＮ信号をマスクするのが好まし
い。
【００８１】 Ｔｍａｓｋ＝３Ｔ−０．５Ｔ−０．５Ｔ−０．５＝１．５Ｔ ・・・（１） ここで、第１項は最小反転間隔Ｔｍｉｎ、第２項はＵＰ
信号又はＤＯＷＮ信号の幅、第３項は図５のＡ部分のマ
ージン、第４項は図５のＢ部分のマージンを表す。
信号又はＤＯＷＮ信号の幅、第３項は図５のＡ部分のマ
ージン、第４項は図５のＢ部分のマージンを表す。
【００８２】以上説明したように、ＵＰ信号に対して図
１のマスクゲート１０３にマスクタイミング生成部１０
２から出力する制御信号がＵＰＭＡＳＫ信号であり、Ｄ
ＯＷＮ信号に対して図１のマスクゲート１０３にマスク
タイミング生成部１０２から出力する制御信号がＤＯＷ
ＮＭＡＳＫ信号である。図１のマスクゲート１０３は、
ＵＰＭＡＳＫ信号及びＤＯＷＮＭＡＳＫ信号がハイレベ
ルでＵＰ信号又はＤＯＷＮ信号をマスクし、ロウレベル
で通過させるように構成している。
１のマスクゲート１０３にマスクタイミング生成部１０
２から出力する制御信号がＵＰＭＡＳＫ信号であり、Ｄ
ＯＷＮ信号に対して図１のマスクゲート１０３にマスク
タイミング生成部１０２から出力する制御信号がＤＯＷ
ＮＭＡＳＫ信号である。図１のマスクゲート１０３は、
ＵＰＭＡＳＫ信号及びＤＯＷＮＭＡＳＫ信号がハイレベ
ルでＵＰ信号又はＤＯＷＮ信号をマスクし、ロウレベル
で通過させるように構成している。
【００８３】また、図５に示すｔ３はノイズなどの原因
で３Ｔ未満の変化点がＥＦＭ再生信号に含まれている状
態を示している。この場合においても、時刻ｔ３で発生
したＵＰ信号は、Ｃで示すＵＰＭＡＳＫ信号によりマス
クされ図１のチャージポンプに出力されることはない。
同様に、ＤＯＷＮ信号は図５のＤで示すＤＯＷＮＭＡＳ
Ｋ信号によりマスクされる。
で３Ｔ未満の変化点がＥＦＭ再生信号に含まれている状
態を示している。この場合においても、時刻ｔ３で発生
したＵＰ信号は、Ｃで示すＵＰＭＡＳＫ信号によりマス
クされ図１のチャージポンプに出力されることはない。
同様に、ＤＯＷＮ信号は図５のＤで示すＤＯＷＮＭＡＳ
Ｋ信号によりマスクされる。
【００８４】従って、３Ｔ未満のノイズが発生してもＰ
ＬＬ回路のループゲインを変更せずにＰＬＬ回路を安定
に保つことができる。
ＬＬ回路のループゲインを変更せずにＰＬＬ回路を安定
に保つことができる。
【００８５】同様に、ＭＡＳＫ信号のパルス幅を長くし
４Ｔ未満をマスクするようにした場合は、当然３Ｔまで
のＥＦＭ再生信号の変化点に対してＰＬＬ回路は反応し
ないようになる。
４Ｔ未満をマスクするようにした場合は、当然３Ｔまで
のＥＦＭ再生信号の変化点に対してＰＬＬ回路は反応し
ないようになる。
【００８６】一般に、時間幅３Ｔで変化する割合は、時
間幅１１Ｔまでの全ての変化点の割合を１００％とした
場合３５％〜４０％とされている。これが妥当とする
と、位相比較回数が３５％〜４０％低下することになる
ため、ＰＬＬ回路全体のループゲインＧを３５％〜４０
％下げることができる。
間幅１１Ｔまでの全ての変化点の割合を１００％とした
場合３５％〜４０％とされている。これが妥当とする
と、位相比較回数が３５％〜４０％低下することになる
ため、ＰＬＬ回路全体のループゲインＧを３５％〜４０
％下げることができる。
【００８７】さらに、ＰＬＬ回路がロックしたか否かを
示すＬＯＣＫ信号を図１のマスクタイミング生成部１０
２の制御信号として用い、ＰＬＬ回路がロックした場合
のみＭＡＳＫ信号を発生させるようにすれば、ＰＬＬ回
路の引込み時にはループゲインが高いままで応答速度を
速めることができ、素早く引き込むことが可能となる。
一方、引込み完了後は、ＭＡＳＫ信号により電気的ノイ
ズや信号欠陥による誤動作を防ぎ、安定した回路動作を
実現することができる。
示すＬＯＣＫ信号を図１のマスクタイミング生成部１０
２の制御信号として用い、ＰＬＬ回路がロックした場合
のみＭＡＳＫ信号を発生させるようにすれば、ＰＬＬ回
路の引込み時にはループゲインが高いままで応答速度を
速めることができ、素早く引き込むことが可能となる。
一方、引込み完了後は、ＭＡＳＫ信号により電気的ノイ
ズや信号欠陥による誤動作を防ぎ、安定した回路動作を
実現することができる。
【００８８】以上説明したように、図１のマスクタイミ
ング生成部１０２の制御信号としてＬＯＣＫ信号を用い
れば、ロック状態とロックしていない状態とでＰＬＬル
ープゲインの異なるＰＬＬ回路を実現できる。
ング生成部１０２の制御信号としてＬＯＣＫ信号を用い
れば、ロック状態とロックしていない状態とでＰＬＬル
ープゲインの異なるＰＬＬ回路を実現できる。
【００８９】また同様に、マイクロコンピュータからの
制御信号を用いてマスクタイミング生成部１０２を制御
することができる。すなわち、マスクタイミング生成部
１０２で発生するＭＡＳＫ信号（ＵＰＭＡＳＫ信号、Ｄ
ＯＷＮＭＡＳＫ信号）のパルス幅を時間幅３Ｔ〜１１Ｔ
の間でプログラムにより制御したり、時間幅３Ｔ〜１１
Ｔの間で選択できるようにすれば、マイクロコンピュー
タでＰＬＬ回路のループゲインを任意のタイミングで設
定できる。
制御信号を用いてマスクタイミング生成部１０２を制御
することができる。すなわち、マスクタイミング生成部
１０２で発生するＭＡＳＫ信号（ＵＰＭＡＳＫ信号、Ｄ
ＯＷＮＭＡＳＫ信号）のパルス幅を時間幅３Ｔ〜１１Ｔ
の間でプログラムにより制御したり、時間幅３Ｔ〜１１
Ｔの間で選択できるようにすれば、マイクロコンピュー
タでＰＬＬ回路のループゲインを任意のタイミングで設
定できる。
【００９０】また、上に述べた内容は基準信号がＥＦＭ
再生信号に限らず、他の変調方式や再生信号の時間変化
点が一定した信号においても、マスク信号のパルス幅を
制御することにより、任意にＰＬＬ回路のループゲイン
を設定可能である。
再生信号に限らず、他の変調方式や再生信号の時間変化
点が一定した信号においても、マスク信号のパルス幅を
制御することにより、任意にＰＬＬ回路のループゲイン
を設定可能である。
【００９１】さらに、マスクタイミング生成部１０２の
制御信号を、マイクロコンピュータからの制御信号とＬ
ＯＣＫ信号の両方を併用して用いることも可能である。
制御信号を、マイクロコンピュータからの制御信号とＬ
ＯＣＫ信号の両方を併用して用いることも可能である。
【００９２】なお、以上の実施例で説明した位相比較器
の構成やＵＰ信号やＤＯＷＮ信号の出力形式に限らず、
マスクタイミング生成部から出力されるＭＡＳＫ信号に
よりマスクゲートが制御され、このマスクゲートを介し
て位相比較器の位相誤差信号をチャージポンプに入力す
るような回路構成であれば、本発明の技術思想を適用し
て、ＰＬＬ回路のループゲインを変更したり、あるいは
ループゲインを一定にしたままでノイズや信号欠陥など
により誤動作しないＰＬＬ回路を容易に構成することが
できる。
の構成やＵＰ信号やＤＯＷＮ信号の出力形式に限らず、
マスクタイミング生成部から出力されるＭＡＳＫ信号に
よりマスクゲートが制御され、このマスクゲートを介し
て位相比較器の位相誤差信号をチャージポンプに入力す
るような回路構成であれば、本発明の技術思想を適用し
て、ＰＬＬ回路のループゲインを変更したり、あるいは
ループゲインを一定にしたままでノイズや信号欠陥など
により誤動作しないＰＬＬ回路を容易に構成することが
できる。
【００９３】さらに、ＭＡＳＫ信号は本実施例に示した
以外に、位相比較が行われた時に任意のパルス幅で出力
するようにしても良いし、一定の周期で発生させるよう
にしてもよい。
以外に、位相比較が行われた時に任意のパルス幅で出力
するようにしても良いし、一定の周期で発生させるよう
にしてもよい。
【００９４】なお、基準信号が変化点の一致しない再生
信号で被比較信号の２倍以上の周波数である場合は、誤
ってロックするのを避けるために、再生信号と被比較信
号のそれぞれの周波数同士を比較する周波数比較回路を
用いるのがよい。
信号で被比較信号の２倍以上の周波数である場合は、誤
ってロックするのを避けるために、再生信号と被比較信
号のそれぞれの周波数同士を比較する周波数比較回路を
用いるのがよい。
【００９５】次に本発明の第２の実施例について図６を
参照して説明する。
参照して説明する。
【００９６】図６で、１０１は図４と同様の図１に示す
位相比較器１０１をゲートレベルで表した回路図であ
り、１０２Ｂは図１に示すマスクタイミング生成部１０
２をゲートレベルで表した回路図である。フリップフロ
ップ４０５〜４０８でシフトレジスタを構成し、１段目
のフリップフロップ４０５のデータ入力端子Ｄに再生信
号が入力する。
位相比較器１０１をゲートレベルで表した回路図であ
り、１０２Ｂは図１に示すマスクタイミング生成部１０
２をゲートレベルで表した回路図である。フリップフロ
ップ４０５〜４０８でシフトレジスタを構成し、１段目
のフリップフロップ４０５のデータ入力端子Ｄに再生信
号が入力する。
【００９７】従って、図４に示す位相比較器１０１Ａと
同様にエクスクルーシブＯＲゲート４０１は、ＵＰ信号
を発生し、エクスクルーシブＯＲゲート４０２は、ＤＯ
ＷＮ信号を発生する。
同様にエクスクルーシブＯＲゲート４０１は、ＵＰ信号
を発生し、エクスクルーシブＯＲゲート４０２は、ＤＯ
ＷＮ信号を発生する。
【００９８】また、マスクタイミング生成部１０２Ｂを
構成するフリップフロップ６０１は、ＵＰ信号を反転ク
ロック入力とするトグルフリップフロップであり、ＵＰ
信号に対するＭＡＳＫ信号であるＵＰＭＡＳＫ信号を発
生する。同様に、フリップフロップ６０２は、ＤＯＷＮ
信号を反転クロック入力としＤＯＷＮＭＡＳＫ信号を発
生する。
構成するフリップフロップ６０１は、ＵＰ信号を反転ク
ロック入力とするトグルフリップフロップであり、ＵＰ
信号に対するＭＡＳＫ信号であるＵＰＭＡＳＫ信号を発
生する。同様に、フリップフロップ６０２は、ＤＯＷＮ
信号を反転クロック入力としＤＯＷＮＭＡＳＫ信号を発
生する。
【００９９】次に、図６に示す位相比較器１０１とマス
クタイミング生成部１０２Ｂの動作について、図６と図
７に示すタイミングチャートを参照して詳細に説明す
る。
クタイミング生成部１０２Ｂの動作について、図６と図
７に示すタイミングチャートを参照して詳細に説明す
る。
【０１００】フリップフロップ４０５〜４０８は、図４
に示す回路構成と同様であるので説明を省略する。ま
た、フリップフロップ６０１はＵＰ信号を反転クロック
入力端子ＣＢに入力しているため、図７に示すようにＵ
Ｐ信号の立ち下がりの度にハイレベルとロウレベルを繰
り返す信号となる。
に示す回路構成と同様であるので説明を省略する。ま
た、フリップフロップ６０１はＵＰ信号を反転クロック
入力端子ＣＢに入力しているため、図７に示すようにＵ
Ｐ信号の立ち下がりの度にハイレベルとロウレベルを繰
り返す信号となる。
【０１０１】フリップフロップ６０２も同様に、ＤＯＷ
Ｎ信号の立ち下がりの発生の度にハイレベルとロウレベ
ルを繰り返す信号となる。すなわち、フリップフロップ
６０１とフリップフロップ６０２の出力は、それぞれＵ
Ｐ信号とＤＯＷＮ信号の周期の２倍の周期となるから、
これらをＭＡＳＫ信号として用いれば、ＵＰ信号とＤＯ
ＷＮ信号の発生割合を１／２にすることができる。
Ｎ信号の立ち下がりの発生の度にハイレベルとロウレベ
ルを繰り返す信号となる。すなわち、フリップフロップ
６０１とフリップフロップ６０２の出力は、それぞれＵ
Ｐ信号とＤＯＷＮ信号の周期の２倍の周期となるから、
これらをＭＡＳＫ信号として用いれば、ＵＰ信号とＤＯ
ＷＮ信号の発生割合を１／２にすることができる。
【０１０２】これは、ＰＬＬ回路のループゲインを１／
２にすることでもあるため、第１の実施例と同様にＬＯ
ＣＫ信号を制御信号として用いて、ＰＬＬ回路がロック
した後にＭＡＳＫ信号を発生させるようにすれば（ＬＯ
ＣＫ信号がハイレベルでロックしたことを表す場合、図
６のＲｅｓｅｔ信号を用いる）、ＰＬＬ回路の引込み時
にはループゲインが高くして応答速度を早め、ロック後
にはループゲインを１／２に下げノイズに強い安定して
動作するＰＬＬ回路を実現できる。すなわち、ループゲ
インが１／２に限定されるものの、非常に少ない素子数
で回路を構成できる。
２にすることでもあるため、第１の実施例と同様にＬＯ
ＣＫ信号を制御信号として用いて、ＰＬＬ回路がロック
した後にＭＡＳＫ信号を発生させるようにすれば（ＬＯ
ＣＫ信号がハイレベルでロックしたことを表す場合、図
６のＲｅｓｅｔ信号を用いる）、ＰＬＬ回路の引込み時
にはループゲインが高くして応答速度を早め、ロック後
にはループゲインを１／２に下げノイズに強い安定して
動作するＰＬＬ回路を実現できる。すなわち、ループゲ
インが１／２に限定されるものの、非常に少ない素子数
で回路を構成できる。
【０１０３】また、マスクタイミング生成部１０２Ｂを
構成するトグルフリップフロップを分周器やカウンタの
回路構成に変更して、ＭＡＳＫ信号の立ち上がり又は立
ち下がりの単位時間当たりの発生割合を１／２から１／
ｎ（ｎは自然数）に変更すれば、ＰＬＬ回路のループゲ
インを任意に設定することができる。
構成するトグルフリップフロップを分周器やカウンタの
回路構成に変更して、ＭＡＳＫ信号の立ち上がり又は立
ち下がりの単位時間当たりの発生割合を１／２から１／
ｎ（ｎは自然数）に変更すれば、ＰＬＬ回路のループゲ
インを任意に設定することができる。
【０１０４】次に、本発明の第３の実施例によるＰＬＬ
回路について図８に示すブロック図を参照して説明す
る。
回路について図８に示すブロック図を参照して説明す
る。
【０１０５】図８に示すＰＬＬ回路は、図１のＰＬＬ回
路を構成するマスクタイミング生成部１０２とマスクゲ
ート１０３を用いず、１／Ｍ分周器８０１を介して基準
信号（再生信号）を位相比較器１０１に入力する回路方
式である。１／Ｍ分周器８０１は、一般的なプログラマ
ブル分周器やカウンタであり、入力信号である基準信号
（再生信号）をＭ分周して出力する。また、制御信号に
より分周比を変更したり分周機能をＯＮ／ＯＦＦしたり
することができる。
路を構成するマスクタイミング生成部１０２とマスクゲ
ート１０３を用いず、１／Ｍ分周器８０１を介して基準
信号（再生信号）を位相比較器１０１に入力する回路方
式である。１／Ｍ分周器８０１は、一般的なプログラマ
ブル分周器やカウンタであり、入力信号である基準信号
（再生信号）をＭ分周して出力する。また、制御信号に
より分周比を変更したり分周機能をＯＮ／ＯＦＦしたり
することができる。
【０１０６】次に、本発明の第３の実施例によるＰＬＬ
回路の動作について、図９に示すタイミングチャートを
参照して説明する。図９において、ＵＰ信号１及びＤＯ
ＷＮ信号１は、図８に示す１／Ｍ分周器８０１を介さず
に位相比較器１０１に基準信号（再生信号）が入力した
場合に位相比較器１０１が出力するＵＰ信号及びＤＯＷ
Ｎ信号である。
回路の動作について、図９に示すタイミングチャートを
参照して説明する。図９において、ＵＰ信号１及びＤＯ
ＷＮ信号１は、図８に示す１／Ｍ分周器８０１を介さず
に位相比較器１０１に基準信号（再生信号）が入力した
場合に位相比較器１０１が出力するＵＰ信号及びＤＯＷ
Ｎ信号である。
【０１０７】また、１／Ｍ分周器８０１が２分周器とし
て動作すると、１／Ｍ分周器８０１を通過した基準信号
（再生信号）は、図９に示す２分周再生信号となる。位
相比較器１０１は、この分周再生信号と被比較信号（ビ
ットクロック）とを用いて位相比較し、ＵＰ信号２及び
ＤＯＷＮ信号２をチャージポンプ１０４に出力する。
て動作すると、１／Ｍ分周器８０１を通過した基準信号
（再生信号）は、図９に示す２分周再生信号となる。位
相比較器１０１は、この分周再生信号と被比較信号（ビ
ットクロック）とを用いて位相比較し、ＵＰ信号２及び
ＤＯＷＮ信号２をチャージポンプ１０４に出力する。
【０１０８】すなわち、ＵＰ信号２及びＤＯＷＮ信号２
は、ＵＰ信号１及びＤＯＷＮ信号１の出現頻度の１／２
になるため、ＰＬＬ回路のループゲインも１／２にな
る。従って、１／Ｍ分周器８０１を用いれば、第１の実
施の形態によるＰＬＬ回路で用いたＭＡＳＫを用いずに
ＰＬＬ回路のループゲインを１／Ｍにすることができ
る。
は、ＵＰ信号１及びＤＯＷＮ信号１の出現頻度の１／２
になるため、ＰＬＬ回路のループゲインも１／２にな
る。従って、１／Ｍ分周器８０１を用いれば、第１の実
施の形態によるＰＬＬ回路で用いたＭＡＳＫを用いずに
ＰＬＬ回路のループゲインを１／Ｍにすることができ
る。
【０１０９】次に本発明の第４の実施例によるＰＬＬ回
路について、図１０に示すブロック図を参照して説明す
る。
路について、図１０に示すブロック図を参照して説明す
る。
【０１１０】図１０に示すＰＬＬ回路は、図１に示すＰ
ＬＬ回路を構成する位相比較器１０１と、チャージポン
プ１０４と、ループフィルタ１０５と、ＶＣＯ１０６に
加えて、１／Ｍ分周器８０１，１００４と、マスク回路
１００１と、検出エッジ遅延回路１００２とが追加され
ている。なお、図１０の１／Ｎ分周器１００３は、図１
に示す分周器１０７と同一機能を有する分周器である。
ＬＬ回路を構成する位相比較器１０１と、チャージポン
プ１０４と、ループフィルタ１０５と、ＶＣＯ１０６に
加えて、１／Ｍ分周器８０１，１００４と、マスク回路
１００１と、検出エッジ遅延回路１００２とが追加され
ている。なお、図１０の１／Ｎ分周器１００３は、図１
に示す分周器１０７と同一機能を有する分周器である。
【０１１１】検出エッジ遅延回路１００２は、入力され
た再生信号の立ち上がり又は立ち下がりエッジの検出を
行い、そのパルス信号を任意の時間遅延させることでＭ
ＡＳＫ信号を生成する。パルス信号の遅延時間やパルス
幅を設定信号により制御することにより、ＰＬＬ回路の
ループゲインを所望の値に設定することができる。
た再生信号の立ち上がり又は立ち下がりエッジの検出を
行い、そのパルス信号を任意の時間遅延させることでＭ
ＡＳＫ信号を生成する。パルス信号の遅延時間やパルス
幅を設定信号により制御することにより、ＰＬＬ回路の
ループゲインを所望の値に設定することができる。
【０１１２】マスク回路１００１は、検出エッジ遅延回
路１００２により生成されたＭＡＳＫ信号により位相比
較器１０１から出力される位相誤差信号をマスクする回
路である。前述したように、マスク回路をロック信号に
よりマスク動作をＯＮ／ＯＦＦすれば、ロック時とロッ
クしていないときとでループゲインの異なるＰＬＬ回路
を構成することができる。
路１００２により生成されたＭＡＳＫ信号により位相比
較器１０１から出力される位相誤差信号をマスクする回
路である。前述したように、マスク回路をロック信号に
よりマスク動作をＯＮ／ＯＦＦすれば、ロック時とロッ
クしていないときとでループゲインの異なるＰＬＬ回路
を構成することができる。
【０１１３】また、１／Ｍ分周器８０１を用いて再生信
号（基準信号）をＭ分周すれば、時間的に変化点の一定
でない再生信号（基準信号）や時間的に一定に変化する
再生信号（基準信号）であっても、ループゲインをきめ
細かく設定することができる。
号（基準信号）をＭ分周すれば、時間的に変化点の一定
でない再生信号（基準信号）や時間的に一定に変化する
再生信号（基準信号）であっても、ループゲインをきめ
細かく設定することができる。
【０１１４】図１１は、上述した本発明の全てのＰＬＬ
回路のループゲインを変更した場合の角周波数とループ
ゲインとの関係を表すボード線図である。ループゲイン
が１のときを０ｄＢとすると、ループゲインがそれぞれ
１／２，１／３，１／４に低下した場合、ｄＢで表した
ループゲインは、それぞれ−６ｄＢ，−９ｄＢ，−１２
ｄＢに低下する。
回路のループゲインを変更した場合の角周波数とループ
ゲインとの関係を表すボード線図である。ループゲイン
が１のときを０ｄＢとすると、ループゲインがそれぞれ
１／２，１／３，１／４に低下した場合、ｄＢで表した
ループゲインは、それぞれ−６ｄＢ，−９ｄＢ，−１２
ｄＢに低下する。
【０１１５】なお、上記の説明、すなわち第１の実施の
形態から第４の実施例までの説明において、マスクゲー
ト１０３又はマスク回路１００１とチャージポンプ１０
４を別々に示したが、チャージポンプ１０４のソース側
又はドレイン側にＭＯＳトランジスタあるいはアナログ
スイッチを接続することで、マスクゲート１０３又はマ
スク回路１００１とチャージポンプ１０４を１つの回路
ブロックとして構成する可能である。
形態から第４の実施例までの説明において、マスクゲー
ト１０３又はマスク回路１００１とチャージポンプ１０
４を別々に示したが、チャージポンプ１０４のソース側
又はドレイン側にＭＯＳトランジスタあるいはアナログ
スイッチを接続することで、マスクゲート１０３又はマ
スク回路１００１とチャージポンプ１０４を１つの回路
ブロックとして構成する可能である。
【０１１６】さらに、ＵＰ信号及びＤＯＷＮ信号の出力
形態も、本実施例に示したものに限らず、２値化された
パルス信号であれば容易に本発明によるＰＬＬ回路を用
いることができる。
形態も、本実施例に示したものに限らず、２値化された
パルス信号であれば容易に本発明によるＰＬＬ回路を用
いることができる。
【０１１７】
【発明の効果】以上説明したように、本発明のＰＬＬ回
路は、位相比較器に入力する基準信号（再生信号）と被
比較信号により、位相比較器から出力される位相誤差信
号をマスクするためのマスク信号を生成するとともに、
被比較信号を分周器で分周することによりループゲイン
を変更する方式でないため、入力信号のフォーマットや
方式に関わらずループゲインの変更が可能である。
路は、位相比較器に入力する基準信号（再生信号）と被
比較信号により、位相比較器から出力される位相誤差信
号をマスクするためのマスク信号を生成するとともに、
被比較信号を分周器で分周することによりループゲイン
を変更する方式でないため、入力信号のフォーマットや
方式に関わらずループゲインの変更が可能である。
【０１１８】従って、リードゲート区間やＰＬＬ引込み
区間のない入力信号に対しても適用することができる。
区間のない入力信号に対しても適用することができる。
【０１１９】また、位相比較器から出力される位相誤差
信号をマスクするためのマスク信号のパルス幅やパルス
間隔によりループゲインを決めるため、ループゲインを
任意の値でかつ任意のタイミングで設定することができ
る。さらに、ループゲインを決める回路が簡素なため、
回路素子数が少ないという効果がある。
信号をマスクするためのマスク信号のパルス幅やパルス
間隔によりループゲインを決めるため、ループゲインを
任意の値でかつ任意のタイミングで設定することができ
る。さらに、ループゲインを決める回路が簡素なため、
回路素子数が少ないという効果がある。
【０１２０】また、被比較信号を分周器で分周すること
によりループゲインを変更する方式でないため、ＶＣＯ
の発振周波数は位相比較器の入力信号である再生信号や
基準信号の周波数と同じ程度で良い。このため、ＶＣＯ
の発振周波数を高くする必要がない。
によりループゲインを変更する方式でないため、ＶＣＯ
の発振周波数は位相比較器の入力信号である再生信号や
基準信号の周波数と同じ程度で良い。このため、ＶＣＯ
の発振周波数を高くする必要がない。
【０１２１】さらに、位相比較器から出力する位相誤差
信号をマスクするためのマスク期間以外の期間では、位
相誤差信号は従来のＰＬＬ回路の動作と同じであり、本
発明によるマスク信号を用いる方法は位相比較範囲に影
響を与えないため、キャプチャーレンジを広くすること
ができる。
信号をマスクするためのマスク期間以外の期間では、位
相誤差信号は従来のＰＬＬ回路の動作と同じであり、本
発明によるマスク信号を用いる方法は位相比較範囲に影
響を与えないため、キャプチャーレンジを広くすること
ができる。
【図１】本発明の第１の実施の形態を示すブロック図で
ある。
ある。
【図２】図１に示すＰＬＬ回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図３】ＥＦＭ変調方式を説明するためのタイミングチ
ャート及びピットを示す図である。
ャート及びピットを示す図である。
【図４】本発明の第１の実施例による位相比較器とマス
クタイミング生成部を示す回路図である。
クタイミング生成部を示す回路図である。
【図５】図４に示す位相比較器とマスクタイミング生成
部の動作を説明するためのタイミングチャートである。
部の動作を説明するためのタイミングチャートである。
【図６】本発明の第２の実施例による位相比較器とマス
クタイミング生成部を示す回路図である。
クタイミング生成部を示す回路図である。
【図７】図６に示す位相比較器とマスクタイミング生成
部の動作を説明するためのタイミングチャートである。
部の動作を説明するためのタイミングチャートである。
【図８】本発明の第３の実施例を示すブロック図であ
る。
る。
【図９】図８に示すＰＬＬ回路の動作を説明するための
タイミングチャートである。
タイミングチャートである。
【図１０】本発明の第４の実施例を示すブロック図であ
る。
る。
【図１１】本発明によるＰＬＬ回路の角周波数とループ
ゲインとの関係を示す図である。
ゲインとの関係を示す図である。
【図１２】第１の従来例によるＰＬＬ回路のブロック図
である。
である。
【図１３】第２の従来例によるＰＬＬ回路のブロック図
である。
である。
【図１４】第３の従来例によるＰＬＬ回路のブロック図
である。
である。
１０１，１２０１，１３０１，１４０１ 位相比較器 １０２，１０２Ａ，１０２Ｂ マスクタイミング生成
部 １０３ マスクゲート １０４，１２０２ チャージポンプ １０５，１２０３，１３０３ ループフィルタ １０６，１２０４，１３０４，１４０３ ＶＣＯ １０７，１２０５ 分周器 ４０１〜４０４ エクスクルーシブＯＲゲート ４０５〜４１１，６０１，６０２ フリップフロップ ８０１，１００４ １／Ｍ分周器 １００１ マスク回路 １００２ 検出エッジ遅延回路 １００３ １／Ｎ分周器 １３０２ａ 第１チャージポンプ １３０２ｂ 第２チャージポンプ １３０６ ラッチ １３０８ モノスティブルマルチバイブレータ １３０９，１３１０ ＡＮＤ回路 １３１１ スイッチ １４０２ ローパスフィルタ １４０４ 第１のプログラマブル分周器 １４０７ 基準発振器 １４０８ 第２のプログラマブル分周器 １４０９ 第１の電圧制御発振器
部 １０３ マスクゲート １０４，１２０２ チャージポンプ １０５，１２０３，１３０３ ループフィルタ １０６，１２０４，１３０４，１４０３ ＶＣＯ １０７，１２０５ 分周器 ４０１〜４０４ エクスクルーシブＯＲゲート ４０５〜４１１，６０１，６０２ フリップフロップ ８０１，１００４ １／Ｍ分周器 １００１ マスク回路 １００２ 検出エッジ遅延回路 １００３ １／Ｎ分周器 １３０２ａ 第１チャージポンプ １３０２ｂ 第２チャージポンプ １３０６ ラッチ １３０８ モノスティブルマルチバイブレータ １３０９，１３１０ ＡＮＤ回路 １３１１ スイッチ １４０２ ローパスフィルタ １４０４ 第１のプログラマブル分周器 １４０７ 基準発振器 １４０８ 第２のプログラマブル分周器 １４０９ 第１の電圧制御発振器
Claims (9)
- 【請求項１】 一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、 前記基準信号もしくは前記再生信号と前記位相比較器の
前記位相誤差信号とは異なる出力及び前記被比較信号に
より、前記位相誤差信号の一部あるいは全部を通過させ
るか又は遮断するかの制御を行うマスク手段を備えたこ
とを特徴とするＰＬＬ回路。 - 【請求項２】 一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、 前記基準信号もしくは前記再生信号を任意の時間遅延さ
せた信号を用いて、前記位相誤差信号の一部あるいは全
部を通過させるか又は遮断するかの制御を行うマスク手
段を備えたことを特徴とするＰＬＬ回路。 - 【請求項３】 前記基準信号もしくは前記再生信号をフ
リップフロップを縦列接続した第１のシフトレジスタに
入力し、このシフトレジスタの出力をフリップフロップ
を縦列接続した第２のシフトレジスタに入力し、前記第
１のシフトレジスタを構成する任意のフリップフロップ
の出力と前記第２のシフトレジスタを構成する任意のフ
リップフロップの出力とを入力とする第１のエクスクル
ーシブＯＲゲートの出力信号と、 前記第２のシフトレジスタを構成する任意のフリップフ
ロップの出力とこのシフトレジスタを構成する他のフリ
ップフロップの出力とを入力とする第２のエクスクルー
シブＯＲゲートの出力信号とを用いて、 前記位相誤差信号の一部あるいは全部を通過させるか又
は遮断するかの制御を行うことを特徴とする請求項１記
載のＰＬＬ回路。 - 【請求項４】 前記基準信号もしくは前記再生信号をフ
リップフロップを縦列接続した第１のシフトレジスタに
入力し、このシフトレジスタを構成するフリップフロッ
プの出力と前記基準信号もしくは前記再生信号とを入力
とするエクスクルーシブＯＲゲートの出力により前記位
相誤差信号を生成し、この位相誤差信号を入力し前記位
相誤差信号の一部あるいは全部を通過させるか又は遮断
するかの制御信号を出力するトグルフリップフロップを
備えることを特徴とする請求項１記載のＰＬＬ回路。 - 【請求項５】 一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、 前記位相誤差信号を分周した信号により、前記位相誤差
信号の一部あるいは全部を通過させるか又は遮断するか
の制御を行うマスク手段を備えたことを特徴とするＰＬ
Ｌ回路。 - 【請求項６】 一定周波数である基準信号もしくは信号
の変化点が時間的に一定でない再生信号と、被比較信号
との位相差を検出し位相誤差信号を出力する位相比較器
を有するＰＬＬ回路において、 前記基準信号もしくは前記再生信号を分周手段を介して
前記位相比較器に入力することを特徴とするＰＬＬ回
路。 - 【請求項７】 請求項１乃至５記載のＰＬＬ回路におい
て、前記ＰＬＬ回路がロックした場合は前記基準信号も
しくは前記再生信号の一部を遮断し、前記ＰＬＬ回路が
ロックしていない場合は前記基準信号もしくは前記再生
信号を通過させる前記マスク手段を備えることを特徴と
するＰＬＬ回路。 - 【請求項８】 請求項１乃至５記載のＰＬＬ回路におい
て、前記位相誤差出力を遮断する期間を外部回路より任
意に設定できる前記マスク手段を備えることを特徴とす
るＰＬＬ回路。 - 【請求項９】 標本化間隔Ｔを基準にパルス信号の立ち
下がりから立ち上がりまでの最小時間間隔Ｔｍｉｎ以上
の時間幅で記録媒体に記録された信号の変化点が時間的
に一定でない再生信号と、被比較信号との位相差を検出
し位相誤差信号を出力する位相比較器を有するＰＬＬ回
路において、 前記位相誤差信号を（Ｔｍｉｎ−０．５・Ｔ）乃至（Ｔ
ｍｉｎ−１．５・Ｔ）の幅で遮断するマスク手段を備え
たことを特徴とするＰＬＬ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23140697A JP3179382B2 (ja) | 1997-08-27 | 1997-08-27 | Ｐｌｌ回路 |
| TW087114020A TW421921B (en) | 1997-08-27 | 1998-08-25 | PLL circuit |
| EP98116034A EP0899883B1 (en) | 1997-08-27 | 1998-08-25 | PLL circuit with masked phase error signal |
| DE69815770T DE69815770T2 (de) | 1997-08-27 | 1998-08-25 | PLL-Schaltkreis mit maskiertem Phasenfehler-Signal |
| KR1019980034762A KR100324189B1 (ko) | 1997-08-27 | 1998-08-27 | 위상동기루프회로 |
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| CN98117395A CN1212522A (zh) | 1997-08-27 | 1998-08-27 | 锁相环路电路 |
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|---|---|---|---|
| JP23140697A JP3179382B2 (ja) | 1997-08-27 | 1997-08-27 | Ｐｌｌ回路 |
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|---|---|
| JPH1173739A true JPH1173739A (ja) | 1999-03-16 |
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Family
ID=16923112
Family Applications (1)
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|---|---|---|---|
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| EP (1) | EP0899883B1 (ja) |
| JP (1) | JP3179382B2 (ja) |
| KR (1) | KR100324189B1 (ja) |
| CN (1) | CN1212522A (ja) |
| DE (1) | DE69815770T2 (ja) |
| TW (1) | TW421921B (ja) |
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