JPH10334614A - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路Info
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- JPH10334614A JPH10334614A JP9140457A JP14045797A JPH10334614A JP H10334614 A JPH10334614 A JP H10334614A JP 9140457 A JP9140457 A JP 9140457A JP 14045797 A JP14045797 A JP 14045797A JP H10334614 A JPH10334614 A JP H10334614A
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- JP
- Japan
- Prior art keywords
- signal
- edge
- clock signal
- frequency
- clock
- Prior art date
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- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】
【課題】 従来回路はＢＩＤＡＴＡ信号のパルス幅のカ
ウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と比較する比
較回路や選択回路を使用するため回路規模が大きくな
る。 【解決手段】 光ディスクから再生された被変調信号を
所定の分周比で分周する分周手段４２と、その出力信号
のエッジ間隔を計測する計測手段と、エッジ間隔値に基
づいてクロック信号を発生出力するクロック発生手段と
を有する。このように、被変調信号を分周してエッジ間
隔を計測するため、従来必要としていた比較回路や選択
回路が不要となり回路規模を大幅に小さくすることがで
きる。
ウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と比較する比
較回路や選択回路を使用するため回路規模が大きくな
る。 【解決手段】 光ディスクから再生された被変調信号を
所定の分周比で分周する分周手段４２と、その出力信号
のエッジ間隔を計測する計測手段と、エッジ間隔値に基
づいてクロック信号を発生出力するクロック発生手段と
を有する。このように、被変調信号を分周してエッジ間
隔を計測するため、従来必要としていた比較回路や選択
回路が不要となり回路規模を大幅に小さくすることがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明はディジタルＰＬＬ回
路に関し、入力信号に含まれる所定パルス幅のパルスに
同期したクロック信号を発生するディジタルＰＬＬ回路
に関する。
路に関し、入力信号に含まれる所定パルス幅のパルスに
同期したクロック信号を発生するディジタルＰＬＬ回路
に関する。
【０００２】
【従来の技術】図５は従来のアナログＰＬＬ（フェーズ
・ロックド・ループ）回路の一例のブロック図を示す。
同図中、端子１０には所定周波数成分を含む入力信号が
入来し、位相比較器１１に供給される。位相比較器１１
は上記の入力信号と分周器１４より供給される所定周波
数の信号との位相比較を行い、位相誤差信号を生成す
る。この位相誤差信号はＬＰＦ（低域フィルタ）１２を
通してＶＣＯ（電圧制御型発振器）１３に供給される。
ＶＣＯ１３の出力する発振信号は分周器１４で分周され
所定周波数とされて端子１５から出力されると共に、位
相比較器１１に供給される。これによってＶＣＯ１３は
入力信号の所定周波数成分に同期した発振信号を生成
し、この信号が端子１５より出力される。
・ロックド・ループ）回路の一例のブロック図を示す。
同図中、端子１０には所定周波数成分を含む入力信号が
入来し、位相比較器１１に供給される。位相比較器１１
は上記の入力信号と分周器１４より供給される所定周波
数の信号との位相比較を行い、位相誤差信号を生成す
る。この位相誤差信号はＬＰＦ（低域フィルタ）１２を
通してＶＣＯ（電圧制御型発振器）１３に供給される。
ＶＣＯ１３の出力する発振信号は分周器１４で分周され
所定周波数とされて端子１５から出力されると共に、位
相比較器１１に供給される。これによってＶＣＯ１３は
入力信号の所定周波数成分に同期した発振信号を生成
し、この信号が端子１５より出力される。
【０００３】記録可能な光ディスクでは、回転制御のた
めの同期信号とアドレス信号などの制御信号だけを予め
ディスクに記録しておくことが行われている。その方式
として、レコーダブル・コンパクト・ディスク・システ
ム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮ
ＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて
形成することによって同期信号を記録するという方法が
ある。このようにグルーブを蛇行させることによってデ
ィスク上に記録された信号をＷＢＬ（ウォブル）信号と
呼ばれる。
めの同期信号とアドレス信号などの制御信号だけを予め
ディスクに記録しておくことが行われている。その方式
として、レコーダブル・コンパクト・ディスク・システ
ム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮ
ＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて
形成することによって同期信号を記録するという方法が
ある。このようにグルーブを蛇行させることによってデ
ィスク上に記録された信号をＷＢＬ（ウォブル）信号と
呼ばれる。
【０００４】このＷＢＬ信号はディスクのアドレス等の
情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡ
でＦＳＫ変調された信号であり、ディスク回転が規定の
線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚで
ある。上記のアドレス等の情報であるＡＴＩＰ信号は同
期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号
ＣＲＣとより構成され、同期信号の繰り返し周波数は７
５Ｈｚである。
情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡ
でＦＳＫ変調された信号であり、ディスク回転が規定の
線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚで
ある。上記のアドレス等の情報であるＡＴＩＰ信号は同
期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号
ＣＲＣとより構成され、同期信号の繰り返し周波数は７
５Ｈｚである。
【０００５】図４（Ａ）はディスクより再生されたＷＢ
Ｌ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。
このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給し
て図４（Ｂ）に示す如きクロック信号を生成する。上記
のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しは
アドレス及びＣＲＣであり、同期信号はアドレス及びＣ
ＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３
Ｔのパターンとされている。なお、本明細書でパルス幅
とはパルスのローレベル期間、ハイレベル期間夫々の間
隔をいう。
Ｌ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。
このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給し
て図４（Ｂ）に示す如きクロック信号を生成する。上記
のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しは
アドレス及びＣＲＣであり、同期信号はアドレス及びＣ
ＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３
Ｔのパターンとされている。なお、本明細書でパルス幅
とはパルスのローレベル期間、ハイレベル期間夫々の間
隔をいう。
【０００６】ここで、位相比較器１１は図４（Ａ），
（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号
のエッジとの位相比較を行っているため、位相誤差信号
に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分
はＬＰＦ１２では除去することができず、クロック信号
の安定性が悪化するという問題があった。この問題を解
決するために、本出願人は特願平８−１０９６５５号に
より、所定パルス幅のパルスが間欠的に含まれる入力信
号を供給され、上記入力信号のエッジ間隔を計測する手
段と、上記計測手段で得られたエッジ間隔値が所定パル
ス幅を基準とする所定範囲であるとき上記エッジ間隔値
に基づいてクロック信号を発生出力するクロック発生手
段とを有するディジタルＰＬＬ回路を提案した。
（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号
のエッジとの位相比較を行っているため、位相誤差信号
に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分
はＬＰＦ１２では除去することができず、クロック信号
の安定性が悪化するという問題があった。この問題を解
決するために、本出願人は特願平８−１０９６５５号に
より、所定パルス幅のパルスが間欠的に含まれる入力信
号を供給され、上記入力信号のエッジ間隔を計測する手
段と、上記計測手段で得られたエッジ間隔値が所定パル
ス幅を基準とする所定範囲であるとき上記エッジ間隔値
に基づいてクロック信号を発生出力するクロック発生手
段とを有するディジタルＰＬＬ回路を提案した。
【０００７】
【発明が解決しようとする課題】本出願人の提案になる
回路では、ＢＩＤＡＴＡ信号のパルス幅（エッジ間隔
値）をシステムクロックをカウントすることにより計測
し、このカウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と
比較することにより、ＢＩＤＡＴＡ信号のパルス幅が１
Ｔか２Ｔか３Ｔかを判別する。そして、パルス幅が１Ｔ
のときはカウント値そのものを選択し、パルス幅が２Ｔ
のときはカウント値の１／２を選択し、パルス幅が３Ｔ
のときは前回のカウント値を選択し、選択したカウント
値に基づいてクロック信号を発生している。このように
１Ｔ，２Ｔ夫々の比較回路や選択回路を使用するため回
路規模が大きくなるという問題があった。
回路では、ＢＩＤＡＴＡ信号のパルス幅（エッジ間隔
値）をシステムクロックをカウントすることにより計測
し、このカウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と
比較することにより、ＢＩＤＡＴＡ信号のパルス幅が１
Ｔか２Ｔか３Ｔかを判別する。そして、パルス幅が１Ｔ
のときはカウント値そのものを選択し、パルス幅が２Ｔ
のときはカウント値の１／２を選択し、パルス幅が３Ｔ
のときは前回のカウント値を選択し、選択したカウント
値に基づいてクロック信号を発生している。このように
１Ｔ，２Ｔ夫々の比較回路や選択回路を使用するため回
路規模が大きくなるという問題があった。
【０００８】また、上記のディジタルＰＬＬ回路で発生
したクロック信号を用いて光ディスクの線速度が一定と
なるようスピンドルサーボをかけているが、上記パルス
幅１Ｔ，２Ｔ夫々の閾値として固定値を使用しているた
め、上記線速度が一定でない引き込み時や、光ピックア
ップを光ディスクの略半径方向に移送するトラックジャ
ンプ時にクロック信号が光ディスクの回転に追従せず、
安定したスピンドルサーボを行うことができないという
問題があった。
したクロック信号を用いて光ディスクの線速度が一定と
なるようスピンドルサーボをかけているが、上記パルス
幅１Ｔ，２Ｔ夫々の閾値として固定値を使用しているた
め、上記線速度が一定でない引き込み時や、光ピックア
ップを光ディスクの略半径方向に移送するトラックジャ
ンプ時にクロック信号が光ディスクの回転に追従せず、
安定したスピンドルサーボを行うことができないという
問題があった。
【０００９】本発明は上記の点に鑑みなされたもので、
回路規模を小さくでき、かつ、発生したクロック信号を
スピンドルサーボに使用して安定したサーボを行うこと
のできるディジタルＰＬＬ回路を提供することを目的と
する。
回路規模を小さくでき、かつ、発生したクロック信号を
スピンドルサーボに使用して安定したサーボを行うこと
のできるディジタルＰＬＬ回路を提供することを目的と
する。
【００１０】
【課題を解決するための手段】請求項１に記載の発明
は、光ディスクから再生された被変調信号を所定の分周
比で分周する分周手段と、前記分周手段の出力信号のエ
ッジ間隔を計測する計測手段と、上記計測手段で得られ
たエッジ間隔値に基づいてクロック信号を発生出力する
クロック発生手段とを有する。
は、光ディスクから再生された被変調信号を所定の分周
比で分周する分周手段と、前記分周手段の出力信号のエ
ッジ間隔を計測する計測手段と、上記計測手段で得られ
たエッジ間隔値に基づいてクロック信号を発生出力する
クロック発生手段とを有する。
【００１１】このように、被変調信号を分周してエッジ
間隔を計測するため、従来必要としていた比較回路や選
択回路が不要となり回路規模を大幅に小さくすることが
でき、また、発生されるクロック信号は光ディスクの回
転速度に応じた周波数となるため、このクロック信号を
用いてスピンドルサーボを行えば、引き込み時やトラッ
クジャンプ時においても安定したサーボを行うことがで
きる。
間隔を計測するため、従来必要としていた比較回路や選
択回路が不要となり回路規模を大幅に小さくすることが
でき、また、発生されるクロック信号は光ディスクの回
転速度に応じた周波数となるため、このクロック信号を
用いてスピンドルサーボを行えば、引き込み時やトラッ
クジャンプ時においても安定したサーボを行うことがで
きる。
【００１２】請求項２に記載の発明は、請求項１記載の
ディジタルＰＬＬ回路において、前記クロック発生手段
が発生するクロック信号のタイミングで得られる前記計
測手段の計測値から位相誤差を検出し、前記計測手段の
計測したエッジ間隔値を補正する位相補正手段を有す
る。このため、クロック信号は、再生された被変調信号
の分周信号の周波数に基づくだけでなく、上記分周信号
の位相にも合致するよう制御することができる。
ディジタルＰＬＬ回路において、前記クロック発生手段
が発生するクロック信号のタイミングで得られる前記計
測手段の計測値から位相誤差を検出し、前記計測手段の
計測したエッジ間隔値を補正する位相補正手段を有す
る。このため、クロック信号は、再生された被変調信号
の分周信号の周波数に基づくだけでなく、上記分周信号
の位相にも合致するよう制御することができる。
【００１３】
【発明の実施の形態】図２は本発明回路を適用したＣＤ
−Ｒの記録系サーボシステムの一実施例のブロック図を
示す。同図中、光ディスク２０はスピンドルモータ２２
によって回転される。光ピックアップ２４はディスク２
０から図３（Ｂ）に示すウォブル信号を再生し、これを
２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。な
お、同図（Ａ）は同図（Ｂ）のウォブル信号に対応する
パルス幅１ＴのＡＴＩＰ信号を示している。
−Ｒの記録系サーボシステムの一実施例のブロック図を
示す。同図中、光ディスク２０はスピンドルモータ２２
によって回転される。光ピックアップ２４はディスク２
０から図３（Ｂ）に示すウォブル信号を再生し、これを
２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。な
お、同図（Ａ）は同図（Ｂ）のウォブル信号に対応する
パルス幅１ＴのＡＴＩＰ信号を示している。
【００１４】上記のＷＢＬ信号はＦＳＫ復調回路２６に
供給され、ＢＩＤＡＴＡ信号が復調される。ディジタル
ＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期し
たクロック信号を生成してスピンドルサーボ回路３４に
供給する。スピンドルサーボ回路３４はクロック信号に
基づいてスピンドルモータ２２の回転制御を行い、ディ
スク２０の線走度が一定となるようにする。
供給され、ＢＩＤＡＴＡ信号が復調される。ディジタル
ＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期し
たクロック信号を生成してスピンドルサーボ回路３４に
供給する。スピンドルサーボ回路３４はクロック信号に
基づいてスピンドルモータ２２の回転制御を行い、ディ
スク２０の線走度が一定となるようにする。
【００１５】図１は本発明のディジタルＰＬＬ回路３０
の一実施例のブロック図を示す。同図中、端子４０には
ＦＳＫ復調回路２６を通して復調前のＷＢＬ信号が入来
し、分周手段としての分周器４２に供給される。分周器
４２はＷＢＬ信号を１／３．５分周してパルス幅１Ｔの
クロック信号を生成し、このクロック信号をエッジカウ
ンタ４４に供給する。計測手段としてのエッジカウンタ
４４は分周器４２出力のクロック信号の立上り及び立下
りのエッジでリセットされた後、端子４６から供給され
るシステムクロックをカウントしてエッジ間隔を計測し
出力する。
の一実施例のブロック図を示す。同図中、端子４０には
ＦＳＫ復調回路２６を通して復調前のＷＢＬ信号が入来
し、分周手段としての分周器４２に供給される。分周器
４２はＷＢＬ信号を１／３．５分周してパルス幅１Ｔの
クロック信号を生成し、このクロック信号をエッジカウ
ンタ４４に供給する。計測手段としてのエッジカウンタ
４４は分周器４２出力のクロック信号の立上り及び立下
りのエッジでリセットされた後、端子４６から供給され
るシステムクロックをカウントしてエッジ間隔を計測し
出力する。
【００１６】このシステムクロックはディスク２０を１
倍速、２倍速、４倍速と動作速度を可変するのに対応し
てシステムクロック周波数も１倍，２倍、４倍と連動し
て可変され、どの動作速度であっても上記クロック信号
のパルス幅１Ｔにおけるシステムクロックのパルス数は
標準で６８６パルスである。これにより、エッジカウン
タ４４は標準でカウント値が６８６近傍となる。このエ
ッジカウンタ４４の出力する値６８６近傍のエッジ間隔
値は加算器４８及び乗算器５０及びラッチ回路６８夫々
に供給される。
倍速、２倍速、４倍速と動作速度を可変するのに対応し
てシステムクロック周波数も１倍，２倍、４倍と連動し
て可変され、どの動作速度であっても上記クロック信号
のパルス幅１Ｔにおけるシステムクロックのパルス数は
標準で６８６パルスである。これにより、エッジカウン
タ４４は標準でカウント値が６８６近傍となる。このエ
ッジカウンタ４４の出力する値６８６近傍のエッジ間隔
値は加算器４８及び乗算器５０及びラッチ回路６８夫々
に供給される。
【００１７】加算器４８は１Ｔの値にビット数低減のた
めに定数発生器５２から供給される定数−３４３を加算
してディジタル低域フィルタ５４に供給する。ディジタ
ル低域フィルタ５４は供給される値の急激な変動成分を
除去して加算器５６に供給する。加算器５６では定数発
生器５８から供給される定数３４３を加算してエッジ間
隔値とした後、加算器６０に供給する。加算器６０では
位相誤差補正値が加算され、補正された１Ｔの値がＮＣ
Ｏ（数値制御型発振器）６２に供給される。
めに定数発生器５２から供給される定数−３４３を加算
してディジタル低域フィルタ５４に供給する。ディジタ
ル低域フィルタ５４は供給される値の急激な変動成分を
除去して加算器５６に供給する。加算器５６では定数発
生器５８から供給される定数３４３を加算してエッジ間
隔値とした後、加算器６０に供給する。加算器６０では
位相誤差補正値が加算され、補正された１Ｔの値がＮＣ
Ｏ（数値制御型発振器）６２に供給される。
【００１８】ＮＣＯ６２は端子６４からシステムクロッ
クを供給されており、このシステムクロックをカウント
してそのカウント値が加算器６０よりのエッジ間隔値と
なったときに立上る図４（Ｂ）に示すクロック信号を発
生し、カウント値をリセットする。このクロック信号は
端子６６より出力されると共にラッチ回路６８に供給さ
れる。上記の加算器４８乃至ＮＣＯ６２がクロック発生
手段に対応する。
クを供給されており、このシステムクロックをカウント
してそのカウント値が加算器６０よりのエッジ間隔値と
なったときに立上る図４（Ｂ）に示すクロック信号を発
生し、カウント値をリセットする。このクロック信号は
端子６６より出力されると共にラッチ回路６８に供給さ
れる。上記の加算器４８乃至ＮＣＯ６２がクロック発生
手段に対応する。
【００１９】ラッチ回路６８はエッジカウンタ４４の出
力するカウント値を供給されており、ラッチ回路６８は
ＮＣＯ６２から供給されるクロック信号の立上りによっ
て上記カウント値をラッチして減算器７０に供給する。
減算器７０にはこの他にエッジカウンタ４４の出力する
エッジ間隔値に乗算器５０で１／２を乗算した値が基準
値として供給されており、減算器７０はラッチ回路６８
が出力する値から基準値を減算して位相誤差値を求め積
分器７２に供給する。
力するカウント値を供給されており、ラッチ回路６８は
ＮＣＯ６２から供給されるクロック信号の立上りによっ
て上記カウント値をラッチして減算器７０に供給する。
減算器７０にはこの他にエッジカウンタ４４の出力する
エッジ間隔値に乗算器５０で１／２を乗算した値が基準
値として供給されており、減算器７０はラッチ回路６８
が出力する値から基準値を減算して位相誤差値を求め積
分器７２に供給する。
【００２０】このように１Ｔの値の１／２を基準値とし
ているのは図４（Ａ），（Ｂ）に示す如く、クロック信
号の立上りがＢＩＤＡＴＡ信号のパルス幅１Ｔの中央位
置となるようにするためである。積分器７２は位相誤差
値を比例積分する。その積分値は乗算器で１／Ｋ（Ｋは
１以上の実数）を乗算されて位相誤差補正値とされ、加
算器６０に供給される。上記の乗算器５０，ラッチ回路
６８乃至乗算器７４，加算器６０が位相補正手段に対応
する。
ているのは図４（Ａ），（Ｂ）に示す如く、クロック信
号の立上りがＢＩＤＡＴＡ信号のパルス幅１Ｔの中央位
置となるようにするためである。積分器７２は位相誤差
値を比例積分する。その積分値は乗算器で１／Ｋ（Ｋは
１以上の実数）を乗算されて位相誤差補正値とされ、加
算器６０に供給される。上記の乗算器５０，ラッチ回路
６８乃至乗算器７４，加算器６０が位相補正手段に対応
する。
【００２１】このようにエッジカウンタ４４から加算器
４８，ディジタル低域フィルタ５４，加算器４８の経路
の周波数系の他に、乗算器５０及びラッチ回路６８から
加算器７０，積分器７２，乗算器７４の経路の位相系を
設け、加算器６０で周波数系と位相系とによりクロック
信号を生成するためＷＢＬ信号に同期した安定したクロ
ック信号を生成できる。また、本実施例は全てディジタ
ル回路で構成されているため、周囲温度や電源電圧の変
動に対してアナログ回路よりも強くなり、半導体集積化
したとき外付回路を無くすことができる。また、端子４
６，６４より供給するシステムクロックの周波数を変更
するだけで動作速度１倍速、２倍速、４倍速夫々に対応
することができる。また、エッジカウンタ４４のカウン
ト値に基づいて動作するため、直線性が良く、フェーズ
・ロック動作のキャプチャーレンジが広くなる。
４８，ディジタル低域フィルタ５４，加算器４８の経路
の周波数系の他に、乗算器５０及びラッチ回路６８から
加算器７０，積分器７２，乗算器７４の経路の位相系を
設け、加算器６０で周波数系と位相系とによりクロック
信号を生成するためＷＢＬ信号に同期した安定したクロ
ック信号を生成できる。また、本実施例は全てディジタ
ル回路で構成されているため、周囲温度や電源電圧の変
動に対してアナログ回路よりも強くなり、半導体集積化
したとき外付回路を無くすことができる。また、端子４
６，６４より供給するシステムクロックの周波数を変更
するだけで動作速度１倍速、２倍速、４倍速夫々に対応
することができる。また、エッジカウンタ４４のカウン
ト値に基づいて動作するため、直線性が良く、フェーズ
・ロック動作のキャプチャーレンジが広くなる。
【００２２】また、ＷＢＬ信号を１／３．５分周してパ
ルス幅１Ｔのクロック信号を生成しているため、ＢＩＤ
ＡＴＡ信号からクロック信号を生成する場合に比較回路
や選択回路によって回路規模が大きくなるのに対して、
分周器４２だけの簡単な構成であり回路規模を大幅に小
さくできる。また、光ディスク２０の線速度が一定でな
い引き込み時や、光ピックアップ２４を光ディスク２０
の半径方向に移送するトラックジャンプ時においても、
クロック信号はＷＢＬ信号から生成されるために光ディ
スク２０の線速度に追従して周波数が変化し、端子６６
から出力されるクロック信号をスピンドルサーボ回路３
４に供給してスピンドルサーボをかける場合に、安定し
たスピンドルサーボを行うことが可能となる。
ルス幅１Ｔのクロック信号を生成しているため、ＢＩＤ
ＡＴＡ信号からクロック信号を生成する場合に比較回路
や選択回路によって回路規模が大きくなるのに対して、
分周器４２だけの簡単な構成であり回路規模を大幅に小
さくできる。また、光ディスク２０の線速度が一定でな
い引き込み時や、光ピックアップ２４を光ディスク２０
の半径方向に移送するトラックジャンプ時においても、
クロック信号はＷＢＬ信号から生成されるために光ディ
スク２０の線速度に追従して周波数が変化し、端子６６
から出力されるクロック信号をスピンドルサーボ回路３
４に供給してスピンドルサーボをかける場合に、安定し
たスピンドルサーボを行うことが可能となる。
【００２３】更に、ＷＢＬ信号からＢＩＤＡＴＡ信号を
復調するときにジッタが発生するため従来はエッジ間隔
値をフィルタリングするディジタル低域フィルタとして
遮断特性が急峻なものが必要であったが、本実施例では
ＷＢＬ信号を用いてエッジ間隔値を算出するため復調時
のジッタが含まれず、ディジタル低域フィルタ５４とし
て遮断特性がゆるやかな簡単な回路構成のものを使用で
きる。
復調するときにジッタが発生するため従来はエッジ間隔
値をフィルタリングするディジタル低域フィルタとして
遮断特性が急峻なものが必要であったが、本実施例では
ＷＢＬ信号を用いてエッジ間隔値を算出するため復調時
のジッタが含まれず、ディジタル低域フィルタ５４とし
て遮断特性がゆるやかな簡単な回路構成のものを使用で
きる。
【００２４】
【発明の効果】上述の如く、請求項１に記載の発明は、
光ディスクから再生された被変調信号を所定の分周比で
分周する分周手段と、前記分周手段の出力信号のエッジ
間隔を計測する計測手段と、上記計測手段で得られたエ
ッジ間隔値に基づいてクロック信号を発生出力するクロ
ック発生手段とを有する。
光ディスクから再生された被変調信号を所定の分周比で
分周する分周手段と、前記分周手段の出力信号のエッジ
間隔を計測する計測手段と、上記計測手段で得られたエ
ッジ間隔値に基づいてクロック信号を発生出力するクロ
ック発生手段とを有する。
【００２５】このように、被変調信号を分周してエッジ
間隔を計測するため、従来必要としていた比較回路や選
択回路が不要となり回路規模を大幅に小さくすることが
でき、また、発生されるクロック信号は光ディスクの回
転速度に応じた周波数となるため、このクロック信号を
用いてスピンドルサーボを行えば、引き込み時やトラッ
クジャンプ時においても安定したサーボを行うことがで
きる。
間隔を計測するため、従来必要としていた比較回路や選
択回路が不要となり回路規模を大幅に小さくすることが
でき、また、発生されるクロック信号は光ディスクの回
転速度に応じた周波数となるため、このクロック信号を
用いてスピンドルサーボを行えば、引き込み時やトラッ
クジャンプ時においても安定したサーボを行うことがで
きる。
【００２６】また、請求項２に記載の発明は、請求項１
記載のディジタルＰＬＬ回路において、前記クロック発
生手段が発生するクロック信号のタイミングで得られる
前記計測手段の計測値から位相誤差を検出し、前記計測
手段の計測したエッジ間隔値を補正する位相補正手段を
有する。
記載のディジタルＰＬＬ回路において、前記クロック発
生手段が発生するクロック信号のタイミングで得られる
前記計測手段の計測値から位相誤差を検出し、前記計測
手段の計測したエッジ間隔値を補正する位相補正手段を
有する。
【００２７】このため、クロック信号は、再生された被
変調信号の分周信号の周波数に基づくだけでなく、上記
分周信号の位相にも合致するよう制御することができ
る。
変調信号の分周信号の周波数に基づくだけでなく、上記
分周信号の位相にも合致するよう制御することができ
る。
【図１】本発明のブロック図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明を説明するための信号波形図である。
【図５】従来回路のブロック図である。
２０ 光ディスク ２２ スピンドルモータ ２４ 光ピックアップ ２６ ＦＳＫ復調回路 ３０ ディジタルＰＬＬ回路 ３４ スピンドルサーボ回路 ４２ 分周器 ４４ エッジカウンタ ４８，５６，６０，７０ 加算器 ５０，７４ 乗算器 ５２，５８ 定数発生器 ５４ ディジタル低域フィルタ ６２ ＮＣＯ ６８ ラッチ回路 ７２ 積分器
Claims (2)
- 【請求項１】 光ディスクから再生された被変調信号を
所定の分周比で分周する分周手段と、 前記分周手段の出力信号のエッジ間隔を計測する計測手
段と、 上記計測手段で得られたエッジ間隔値に基づいてクロッ
ク信号を発生出力するクロック発生手段とを有すること
を特徴とするディジタルＰＬＬ回路。 - 【請求項２】 請求項１記載のディジタルＰＬＬ回路に
おいて、 前記クロック発生手段が発生するクロック信号のタイミ
ングで得られる前記計測手段の計測値から位相誤差を検
出し、前記計測手段の計測したエッジ間隔値を補正する
位相補正手段を有することを特徴とするディジタルＰＬ
Ｌ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045797A JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
| US09/084,359 US6175542B1 (en) | 1997-05-29 | 1998-05-22 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| EP05020394A EP1610327A1 (en) | 1997-05-29 | 1998-05-28 | A decode circuit and an optical disc apparatus |
| EP98304217A EP0881640B1 (en) | 1997-05-29 | 1998-05-28 | Digital PLL circuit for an optical disc apparatus |
| DE69832844T DE69832844T2 (de) | 1997-05-29 | 1998-05-28 | Digitale PLL-Schaltung für optisches Plattengerät |
| EP05020395A EP1610328A1 (en) | 1997-05-29 | 1998-05-28 | A demodulation circuit and an optical disc apparatus |
| US09/620,054 US6359949B1 (en) | 1997-05-29 | 2000-07-20 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045797A JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334614A true JPH10334614A (ja) | 1998-12-18 |
| JP3772462B2 JP3772462B2 (ja) | 2006-05-10 |
Family
ID=15269060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14045797A Expired - Lifetime JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3772462B2 (ja) |
-
1997
- 1997-05-29 JP JP14045797A patent/JP3772462B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP3772462B2 (ja) | 2006-05-10 |
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