JP3903495B2 - サーボ回路 - Google Patents
サーボ回路 Download PDFInfo
- Publication number
- JP3903495B2 JP3903495B2 JP10965496A JP10965496A JP3903495B2 JP 3903495 B2 JP3903495 B2 JP 3903495B2 JP 10965496 A JP10965496 A JP 10965496A JP 10965496 A JP10965496 A JP 10965496A JP 3903495 B2 JP3903495 B2 JP 3903495B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- phase
- phase error
- clock signal
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Rotational Drive Of Disk (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はサーボ回路に関し、速度制御系と２つの位相制御系とを持つサーボ回路に関する。
【０００２】
【従来の技術】
図６は従来のサーボ回路のブロック図を示す。同図中、端子１０，１１夫々には速度検出値、位相検出値夫々が入来する。速度検出値は加算器１２で速度基準値を減算され、速度エラー値が得られる。速度エラー値は乗算器１３で係数Ｋ1 を乗算された後、加算器１４に供給される。位相検出値は加算器１５で位相基準値を減算され位相エラー値が得られる。速度エラー値は乗算器１６で係数Ｋ2 を乗算されて加算器１４に供給され、加算器１４はサーボエラー値を生成して端子１７から出力する。
【０００３】
【発明が解決しようとする課題】
記録可能な光ディスクでは、回転制御のための同期信号とアドレス信号などの制御信号だけを予めディスクに記録しておくことが行われている。その方式として、レコーダブル・コンパクト・ディスク・システム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて形成することによって同期信号を記録するという方法がある。このようにグルーブを蛇行させることによってディスク上に記録された信号をＷＢＬ（ウォブル）信号と呼ばれる。
【０００４】
このＷＢＬ信号はディスクのアドレス等の情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡでＦＳＫ変調された信号であり、ディスク回転が規定の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚである。上記のアドレス等の情報であるＡＴＩＰ信号は同期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号ＣＲＣとより構成され、同期信号の繰り返し周波数は７５Ｈｚである。
【０００５】
図７（Ａ）はディスクより再生されたＷＢＬ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。このＢＩＤＡＴＡ信号をＰＬＬ回路に供給して図７（Ｂ）に示す如きクロック信号を生成する。上記のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパターンとされている。
【０００６】
上記のＣＤ−Ｒでデータを記録する際にはＢＩＤＡＴＡ信号から生成されるクロック信号が基準クロック信号と同期するように速度制御及び位相制御する他に、記録データに含まれる同期信号（繰り返し周波数７５Ｈｚ）とディスクから再生したＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）との位相を合わせる必要がある。
【０００７】
しかし、ＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）と記録データの同期信号（ＳＢＳＹ：サブコードシンク）との位相誤差値を求め、図６に示す端子１０，１１にはＢＩＤＡＴＡ信号から生成したクロック信号の速度検出値、位相検出値を供給した上で、上記の同期信号の位相誤差値に所定の係数を乗算して加算器１４に供給するような構成とした場合、例えばクロック信号の位相誤差値は正の値であるのに同期信号の位相誤差値は負の値になるような場合が生じ、適正なサーボを行うことができないという問題が生じる。
【０００８】
本発明は上記の点に鑑みてなされたもので、記録媒体からの再生信号の位相系の制御対象が２系統あるとき、この２系統の位相制御を同時に行うことができるサーボ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、図１（Ａ）に示す如く、記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段Ｍ１と、
上記クロック信号と基準クロック信号との位相のずれである第１の位相エラーを検出する第１の位相エラー検出手段Ｍ２と、
上記速度エラー検出手段の検出信号と上記第１の位相エラー検出手段の検出信号から上記速度エラー及び第１の位相エラーを補正するためのサーボ信号を生成するサーボ信号生成手段Ｍ３とを有するサーボ回路において、
上記クロック信号とは別に記録媒体から再生された同期信号と記録データの同期信号との位相ずれである第２の位相エラーを検出する第２の位相エラー検出手段Ｍ４と、
上記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段Ｍ５を有する。
【００１０】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００１１】
請求項２に記載の発明は、図１（Ｂ）に示す如く、請求項１記載のサーボ回路において、
前記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて前記基準クロック信号の周波数を可変する基準周波数可変手段Ｍ６を有する。
【００１２】
このように、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
【００１３】
【発明の実施の形態】
図２は本発明回路を適用したＣＤ−Ｒの記録系サーボシステムの一実施例のブロック図を示す。同図中、光ディスク２０（記録媒体）はスピンドルモータ２２によって回転される。光ピックアップ２４はディスク２０から図３（Ｂ）に示すウォブル信号を再生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。
【００１４】
上記のＷＢＬ信号はＦＳＫ復調回路２６に供給され、図７（Ａ）に示す如き、ＢＩＤＡＴＡ信号が復調され、更に同期信号（ＡＴＩＰsyc ）が検出される。ディジタルＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期したクロック信号を生成してスイッチ３２に供給する。スイッチ３２は始動時に再生されたＷＢＬ信号を選択し、光ディスク２０の回転が安定するとディジタルＰＬＬ回路３０の出力するクロック信号を選択してスピンドルサーボ回路３４に供給する。スピンドルサーボ回路３４はスイッチ３２から供給されるＷＢＬ信号を１／３．５分周した信号、又はクロック信号及びＦＳＫ復調回路２６よりの同期信号に基づいてスピンドルモータ２２の回転制御を行い、ディスク２０の線走度が一定となるようにする。
【００１５】
図４はスピンドルサーボ回路の一実施例のブロック図を示す。同図中、端子４０にはディジタルＰＬＬ回路３０の出力するクロック信号ＰＬＬＣＬＫが入来し、エッジ検出器（ＥＤＧ）４２に供給される。このクロック信号は動作速度が１倍速で周波数6.3 ｋＨｚ，２倍速で周波数12.6ｋＨｚ，４倍速で周波数25.2ｋＨｚとなる信号である。エッジ検出器４２はクロック信号の立上りエッジを検出したパルスを生成する。
【００１６】
カウンタ４４はこのエッジ検出パルスを供給されたとき、加算器４６から供給される値をロードして、その後、端子４８から供給されるシステムクロックＣＬＫをカウントアップする。この加算器４６の出力値は通常では基準値−１３７１である。システムクロックＣＬＫは動作速度が１倍速で周波数8.64ＭＨ，２倍速で周波数17.29 ＭＨｚ，４倍速で34.57 ＭＨｚである。このため、カウンタ４４は通常、エッジ検出パルスが入来する時点で、クロック信号ＰＬＬＣＬＫに速度エラーがなければ零で、クロック信号ＰＬＬＣＬＫが速ければ負、クロック信号ＰＬＬＣＬＫが遅ければ正となる速度エラーに応じたカウント値を出力する。
【００１７】
このカウント値はレジスタ（ＲＥＧ）５０に供給されてエッジ検出パルスの入来時に格納される。レジスタ５０に格納されたカウント値は平均化回路５２で先行する所定回数分のカウント値と平均化された後オーバーサンプリング回路（ＯＶＳ）５４に供給される。
【００１８】
オーバーサンプリング回路５４はエッジ検出パルスを逓倍回路５６で４逓倍したクロックを供給されており、このクロックを用いて平均化回路５２出力のオーバーサンプリングを行い、平均化回路５２出力の略１／４の値を得て加算器５８に供給する。加算器５８はオーバーサンプリング出力にオフセット値１７２を加算してＰＷＭ（パルス幅変調）回路６０に供給する。なお、オフセット値１７２は５０％デューティに対応する値である。
【００１９】
ＰＷＭ回路６０は逓倍回路５６の出力するクロックでリセットされて端子６２より供給されるシステムクロックＣＬＫをカウントし、カウント値が零から加算器５８の出力値となるまでハイレベル（＋５Ｖ）で、その後ローレベル（０Ｖ）の速度エラー信号としての矩形波信号を生成して加算回路６４に供給する。上記のカウンタ４４，レジスタ５０が速度エラー検出手段Ｍ１に対応する。
【００２０】
一方、加算器７０には基準値６７６とレジスタ（ＲＥＧ）７２出力が供給され、これらの加算値がカウンタ７４に供給される。なお、レジスタ７２は当初ゼロリセットされている。カウンタ７４は１１ビットのカウンタであり、自ら出力するキャリーをロード端子にフィードバックしており、キャリー出力タイミングで加算器７０の出力値をロードし、端子７６から供給されるシステムクロックＣＬＫをカウントアップする。つまり、通常は６７６をロードした後システムクロックＣＬＫが１３７１パルス入来する毎にキャリーを出力して自走する。このキャリーは１倍速の場合周波数6.3 ｋＨｚであり、基準信号Ｔref としてエッジ検出器７８及び逓倍回路８０に供給される。
【００２１】
エッジ検出器７８は基準信号Ｔref の立上りエッジを検出してカウンタ８６及びレジスタ９２に供給する。また、端子８１にはクロック信号ＰＬＬＣＬＫが入来しエッジ検出器８２に供給される。エッジ検出器８２はクロック信号ＰＬＬＣＬＫの立上りエッジを検出してカウンタ８８及びレジスタ９０に供給する。カウンタ８６は基準信号Ｔref の立上りでリセットされた後、端子８４よりのシステムクロックＣＬＫをカウントしてレジスタ９０に供給し、レジスタ９０はクロック信号ＰＬＬＣＬＫの立上りでカウント値を格納する。カウンタ８８はクロック信号ＰＬＬＣＬＫの立上りでリセットされた後、端子８４よりのシステムクロックＣＬＫをカウントしてレジスタ９２に供給し、レジスタ９２は基準信号Ｔref の立上りでカウント値を格納する。このため、図５（Ａ），（Ｂ）に示す基準信号Ｔref ，クロック信号ＰＬＬＣＬＫについて、期間Ａのシステムクロックカウント値がレジスタ９０に格納され、期間Ｂのシステムクロックカウント値がレジスタ９２に格納される。
【００２２】
減算器９６はレジスタ９０出力値からレジスタ９２出力値を減算して位相エラー量Ａ−Ｂを得て平均化回路９６に供給する。平均化回路９６はこの位相エラー量Ａ−Ｂを先行する所定回数分の位相エラー量と平均化し、平均値の絶対値をＰＷＭ回路９８に供給し、平均値の符号をトライステートバッファ１００の入力端子に供給する。
【００２３】
ＰＷＭ回路９８は基準信号Ｔref を逓倍回路８０で４逓倍したクロックによりリセットされて端子１０２より供給されるシステムクロックＣＬＫをカウントし、カウント値が零から平均化回路９６の出力値となるまでローレベルで、その後ハイレベルとなる矩形波を生成してトライステートバッファ１００の制御端子に供給する。
【００２４】
トライステートバッファ１００は制御端子に供給されるＰＷＭ回路９８出力の矩形波がローレベル時に出力状態となり平均化回路９６より供給される符号が正のとき＋５Ｖで、符号が負のとき０Ｖの信号を出力し、上記矩形波がハイレベル時にハイインピーダンス状態となる。つまり、ＰＷＭ回路９８及びトライステートバッファ１００では期間Ａと期間Ｂが同一のときハイインピーダンスで、期間ＡがＢより大なるとき５Ｖで、期間ＢがＡより大なるとき０Ｖとなる位相エラー信号を生成して加算回路６４に供給する。
【００２５】
加算回路６４は低域フィルタを内蔵し、アナログ電圧の加算を行う。ＰＷＭ回路６０から供給される０Ｖ，５Ｖの速度エラー信号は低域フィルタで積分されＤＣ成分が得られ、またトライステートバッファ１００から供給される０Ｖ，５Ｖの位相エラー信号は低域フィルタで低域フィルタにおいてハイインピーダンス状態を例えば2.5 Ｖとして積分されＤＣ成分が得られ、上記速度エラー信号と位相エラー信号夫々のＤＣ成分の加算信号がサーボ信号として端子１０４よりスピンドルモータ２２に供給される。
【００２６】
上記のカウンタ７４，８６，８８，減算器９４が第１の位相エラー検出手段Ｍ２に対応し、平均化回路５０，ＯＶＳ５４，加算器５８，ＰＷＭ回路６０，平均化回路９６，ＰＷＭ回路９８，トライステートバッファ１００，加算回路６４がサーボ信号生成手段Ｍ３に対応する。
【００２７】
上記の説明は、光ディスク２０から再生されたＢＩＤＡＴＡ信号より抽出したクロック信号ＰＬＬＣＬＫをシステムクロックＣＬＫより生成した基準信号Ｔref 等に対して周波数（速度）及び位相が一致するように動作するサーボである。次に光ディスク２０から再生した周波数略７５Ｈｚの同期信号（ＡＴＩＰsyc ）を、記録データに含まれる周波数７５Ｈｚの同期信号（サブコードシンク）と位相合わせする回路について説明する。
【００２８】
端子１１０には記録データの同期信号ＳＢＳＹが入来し、エッジ検出器１１２はその立上りエッジを検出して位相差検出器１１４に供給する。また、端子１１６には光ディスクから再生された同期信号ＡＴＩＰsyc が入来し、エッジ検出器１１８はその立上りエッジを検出して位相差検出器１１４及びレジスタ１２０及び遅延回路１２２に供給する。また、端子１２４より入来するシステムクロックＣＬＫは分周器１２６で１／４分周されて位相差検出器１１４及びレジスタ１２０に供給される。
【００２９】
位相差検出器１１４は同期信号ＳＢＳＹ（又はＡＴＩＰsyc ）の立上り時に零をロードされ、その後同期信号ＡＴＩＰsyc 又はＳＢＳＹが立上り時までの位相差を１／４分周システムクロックでカウントし、そのカウント値をレジスタ１２０に供給する。このカウント値はＡＴＩＰsyc が遅い場合を正、ＳＢＳＹが遅い場合を負とする。レジスタ１２０は同期信号ＡＴＩＰsyc の立上り時に供給される位相差のカウント値を格納してコンパレータ１２８及びレジスタ７２に供給する。
【００３０】
コンパレータ１２８にはクロック信号ＰＬＬＣＬＫの１周期に相当する値±３４３が供給されており、上記カウント値が−３４３未満、又は＋３４３を越えて位相差がＰＬＬＣＬＫの１周期より大なるときデータ発生器１３０にトリガ信号を供給する。一方、カウント値が−３４３以上から＋３４３未満までで位相差がＰＬＬＣＬＫの１周期以内のときはレジスタ７２にトリガ信号を位相差カウント値の符号と共に供給する。
【００３１】
レジスタ７２にはレジスタ１２０出力のカウント値が供給されると共に、エッジ検出器１１８出力を遅延回路１２２で遅延した信号が供給されており、また端子１３２には装置全体を制御するマイクロプロセッサ（図示せず）からイネーブル信号ＥＮが供給される。レジスタ７２はイネーブル信号ＥＮが供給されてない場合はトリガ信号の供給時に零を出力し、イネーブル信号ＥＮが供給されるとコンパレータ１２８のトリガ信号によりレジスタ１２０出力を格納して出力する。
【００３２】
つまり、位相差がＰＬＬＣＬＫの１周期以内のときは位相差検出器１１４でカウントされた位相差のカウント値が加算器７０に供給され基準値と加算されることにより、基準信号Ｔref の発生タイミングが可変されて同期信号ＡＴＩＰsyc が同期信号ＳＢＳＹに同期するようにサーボがかけられる。
【００３３】
ところで、データ発生器１３０には端子１３４よりイネーブル信号ＥＮが供給される。データ発生器１３０はイネーブル信号ＥＮが供給されない場合はコンパレータ１２８からトリガ信号を供給されたとき零を発生し、イネーブル信号ＥＮが供給されると、コンパレータ１２８からのトリガ信号及び符号から所定値±Ｎを発生して加算器４６に供給する。この所定値±Ｎの符号はコンパレータ１２８から供給された符号であり、Ｎは予めマイクロプロセッサから書き込まれた値、例えばＮ＝２，３，４のいずれかである。
【００３４】
つまり、位相差がＰＬＬＣＬＫの１周期を越えているときは、データ発生器１３０で所定値±Ｎが発生され加算器４６で基準値−１３７１に加算されることにより、カウンタ４４にロードされる値が可変され、同期信号ＡＴＩＰsyc が同期信号ＳＢＳＹに同期するようにサーボがかけられる。
【００３５】
上記の位相差検出器１１４，レジスタ１２０が第２の位相エラー検出手段Ｍ４に対応し、レジスタ７２，加算器７０が基準位相可変手段Ｍ５に対応する。また、データ発生器１３０，加算器４６が基準周波数可変手段Ｍ６に対応する。
なお、位相エラー系の加算器７０にはＡＴＩＰsyc の位相ずれがＰＬＬＣＬＫの１周期以内の小さいときに−３４３〜＋３４３の大きな値が加算されるのに対して、速度エラー系の加算器４６にはＡＴＩＰsyc の位相ずれが１周期以上の大きいときに±２，±３，±４の小さな値が加算されるのは、一般的に、速度エラー系のループゲインは位相エラー系のループゲインの数倍から数百倍くらい高く、速度エラー系へのフィードバック量は位相エラー系のフィードバック量に比べ小さくて良いからである。
【００３６】
ところで、前述のマイクロプロセッサは装置始動時には、スイッチ３２にＷＢＬ信号を選択させ、光ディスク２０の回転が安定するとスイッチ３２にクロック信号ＰＬＬＣＬＫを選択させる。この時点では端子１３２，１３４にはイネーブル信号を供給しておらず、記録モードにおいて上記クロック信号ＰＬＬＣＬＫが基準信号Ｔref 等に同期した後、端子１３２，１３４にイネーブル信号を供給して同期信号ＡＴＩＰsyc を同期信号ＳＢＳＹに同期させる。
【００３７】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００３８】
また、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
しかし、上記の基準クロック信号の周波数を同期信号の位相エラーに基づいて可変することは行わなくとも良く、上記実施例に限定されない。
【００３９】
【発明の効果】
上述の如く、請求項１に記載の発明は、記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記クロック信号と基準クロック信号との位相のずれである第１の位相エラーを検出する第１の位相エラー検出手段と、
上記速度エラー検出手段の検出信号と上記第１の位相エラー検出手段の検出信号から上記速度エラー及び第１の位相エラーを補正するためのサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記クロック信号とは別に記録媒体から再生された同期信号と記録データの同期信号との位相ずれである第２の位相エラーを検出する第２の位相エラー検出手段と、
上記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段を有する。
【００４０】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００４１】
また、請求項２に記載の発明は、請求項１記載のサーボ回路において、
前記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて前記基準クロック信号の周波数を可変する基準周波数可変手段を有する。
このように、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明回路のブロック図である。
【図５】本発明を説明するための信号波形図である。
【図６】従来回路のブロック図である。
【図７】本発明を説明するための信号波形図である。
【符号の説明】
２０ 光ディスク
２２ スピンドルモータ
２４ 光ピックアップ
２６ ＦＳＫ復調回路
３０ ディジタルＰＬＬ回路
３２ スイッチ
３４ スピンドルサーボ回路
４２，７８，８２，１１２，１１８ エッジ検出器
４４，７４，８６，８８ カウンタ
４６，５８，７０ 加算器
５０，７０，９０，９２，１２０ レジスタ
５２，９６ 平均化回路
５４ オーバーサンプリング回路
５６，８０ 逓倍回路
６０，９８ ＰＷＭ回路
６４ 加算回路
９４ 減算器
１００ トライステートバッファ
１１４ 位相差検出器
１２２ 遅延回路
１２６ 分周器
１２８ コンパレータ
１３０ データ発生器
【発明の属する技術分野】
本発明はサーボ回路に関し、速度制御系と２つの位相制御系とを持つサーボ回路に関する。
【０００２】
【従来の技術】
図６は従来のサーボ回路のブロック図を示す。同図中、端子１０，１１夫々には速度検出値、位相検出値夫々が入来する。速度検出値は加算器１２で速度基準値を減算され、速度エラー値が得られる。速度エラー値は乗算器１３で係数Ｋ1 を乗算された後、加算器１４に供給される。位相検出値は加算器１５で位相基準値を減算され位相エラー値が得られる。速度エラー値は乗算器１６で係数Ｋ2 を乗算されて加算器１４に供給され、加算器１４はサーボエラー値を生成して端子１７から出力する。
【０００３】
【発明が解決しようとする課題】
記録可能な光ディスクでは、回転制御のための同期信号とアドレス信号などの制御信号だけを予めディスクに記録しておくことが行われている。その方式として、レコーダブル・コンパクト・ディスク・システム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて形成することによって同期信号を記録するという方法がある。このようにグルーブを蛇行させることによってディスク上に記録された信号をＷＢＬ（ウォブル）信号と呼ばれる。
【０００４】
このＷＢＬ信号はディスクのアドレス等の情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡでＦＳＫ変調された信号であり、ディスク回転が規定の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚである。上記のアドレス等の情報であるＡＴＩＰ信号は同期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号ＣＲＣとより構成され、同期信号の繰り返し周波数は７５Ｈｚである。
【０００５】
図７（Ａ）はディスクより再生されたＷＢＬ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。このＢＩＤＡＴＡ信号をＰＬＬ回路に供給して図７（Ｂ）に示す如きクロック信号を生成する。上記のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパターンとされている。
【０００６】
上記のＣＤ−Ｒでデータを記録する際にはＢＩＤＡＴＡ信号から生成されるクロック信号が基準クロック信号と同期するように速度制御及び位相制御する他に、記録データに含まれる同期信号（繰り返し周波数７５Ｈｚ）とディスクから再生したＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）との位相を合わせる必要がある。
【０００７】
しかし、ＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）と記録データの同期信号（ＳＢＳＹ：サブコードシンク）との位相誤差値を求め、図６に示す端子１０，１１にはＢＩＤＡＴＡ信号から生成したクロック信号の速度検出値、位相検出値を供給した上で、上記の同期信号の位相誤差値に所定の係数を乗算して加算器１４に供給するような構成とした場合、例えばクロック信号の位相誤差値は正の値であるのに同期信号の位相誤差値は負の値になるような場合が生じ、適正なサーボを行うことができないという問題が生じる。
【０００８】
本発明は上記の点に鑑みてなされたもので、記録媒体からの再生信号の位相系の制御対象が２系統あるとき、この２系統の位相制御を同時に行うことができるサーボ回路を提供することを目的とする。
【０００９】
【課題を解決するための手段】
請求項１に記載の発明は、図１（Ａ）に示す如く、記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段Ｍ１と、
上記クロック信号と基準クロック信号との位相のずれである第１の位相エラーを検出する第１の位相エラー検出手段Ｍ２と、
上記速度エラー検出手段の検出信号と上記第１の位相エラー検出手段の検出信号から上記速度エラー及び第１の位相エラーを補正するためのサーボ信号を生成するサーボ信号生成手段Ｍ３とを有するサーボ回路において、
上記クロック信号とは別に記録媒体から再生された同期信号と記録データの同期信号との位相ずれである第２の位相エラーを検出する第２の位相エラー検出手段Ｍ４と、
上記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段Ｍ５を有する。
【００１０】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００１１】
請求項２に記載の発明は、図１（Ｂ）に示す如く、請求項１記載のサーボ回路において、
前記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて前記基準クロック信号の周波数を可変する基準周波数可変手段Ｍ６を有する。
【００１２】
このように、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
【００１３】
【発明の実施の形態】
図２は本発明回路を適用したＣＤ−Ｒの記録系サーボシステムの一実施例のブロック図を示す。同図中、光ディスク２０（記録媒体）はスピンドルモータ２２によって回転される。光ピックアップ２４はディスク２０から図３（Ｂ）に示すウォブル信号を再生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。
【００１４】
上記のＷＢＬ信号はＦＳＫ復調回路２６に供給され、図７（Ａ）に示す如き、ＢＩＤＡＴＡ信号が復調され、更に同期信号（ＡＴＩＰsyc ）が検出される。ディジタルＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期したクロック信号を生成してスイッチ３２に供給する。スイッチ３２は始動時に再生されたＷＢＬ信号を選択し、光ディスク２０の回転が安定するとディジタルＰＬＬ回路３０の出力するクロック信号を選択してスピンドルサーボ回路３４に供給する。スピンドルサーボ回路３４はスイッチ３２から供給されるＷＢＬ信号を１／３．５分周した信号、又はクロック信号及びＦＳＫ復調回路２６よりの同期信号に基づいてスピンドルモータ２２の回転制御を行い、ディスク２０の線走度が一定となるようにする。
【００１５】
図４はスピンドルサーボ回路の一実施例のブロック図を示す。同図中、端子４０にはディジタルＰＬＬ回路３０の出力するクロック信号ＰＬＬＣＬＫが入来し、エッジ検出器（ＥＤＧ）４２に供給される。このクロック信号は動作速度が１倍速で周波数6.3 ｋＨｚ，２倍速で周波数12.6ｋＨｚ，４倍速で周波数25.2ｋＨｚとなる信号である。エッジ検出器４２はクロック信号の立上りエッジを検出したパルスを生成する。
【００１６】
カウンタ４４はこのエッジ検出パルスを供給されたとき、加算器４６から供給される値をロードして、その後、端子４８から供給されるシステムクロックＣＬＫをカウントアップする。この加算器４６の出力値は通常では基準値−１３７１である。システムクロックＣＬＫは動作速度が１倍速で周波数8.64ＭＨ，２倍速で周波数17.29 ＭＨｚ，４倍速で34.57 ＭＨｚである。このため、カウンタ４４は通常、エッジ検出パルスが入来する時点で、クロック信号ＰＬＬＣＬＫに速度エラーがなければ零で、クロック信号ＰＬＬＣＬＫが速ければ負、クロック信号ＰＬＬＣＬＫが遅ければ正となる速度エラーに応じたカウント値を出力する。
【００１７】
このカウント値はレジスタ（ＲＥＧ）５０に供給されてエッジ検出パルスの入来時に格納される。レジスタ５０に格納されたカウント値は平均化回路５２で先行する所定回数分のカウント値と平均化された後オーバーサンプリング回路（ＯＶＳ）５４に供給される。
【００１８】
オーバーサンプリング回路５４はエッジ検出パルスを逓倍回路５６で４逓倍したクロックを供給されており、このクロックを用いて平均化回路５２出力のオーバーサンプリングを行い、平均化回路５２出力の略１／４の値を得て加算器５８に供給する。加算器５８はオーバーサンプリング出力にオフセット値１７２を加算してＰＷＭ（パルス幅変調）回路６０に供給する。なお、オフセット値１７２は５０％デューティに対応する値である。
【００１９】
ＰＷＭ回路６０は逓倍回路５６の出力するクロックでリセットされて端子６２より供給されるシステムクロックＣＬＫをカウントし、カウント値が零から加算器５８の出力値となるまでハイレベル（＋５Ｖ）で、その後ローレベル（０Ｖ）の速度エラー信号としての矩形波信号を生成して加算回路６４に供給する。上記のカウンタ４４，レジスタ５０が速度エラー検出手段Ｍ１に対応する。
【００２０】
一方、加算器７０には基準値６７６とレジスタ（ＲＥＧ）７２出力が供給され、これらの加算値がカウンタ７４に供給される。なお、レジスタ７２は当初ゼロリセットされている。カウンタ７４は１１ビットのカウンタであり、自ら出力するキャリーをロード端子にフィードバックしており、キャリー出力タイミングで加算器７０の出力値をロードし、端子７６から供給されるシステムクロックＣＬＫをカウントアップする。つまり、通常は６７６をロードした後システムクロックＣＬＫが１３７１パルス入来する毎にキャリーを出力して自走する。このキャリーは１倍速の場合周波数6.3 ｋＨｚであり、基準信号Ｔref としてエッジ検出器７８及び逓倍回路８０に供給される。
【００２１】
エッジ検出器７８は基準信号Ｔref の立上りエッジを検出してカウンタ８６及びレジスタ９２に供給する。また、端子８１にはクロック信号ＰＬＬＣＬＫが入来しエッジ検出器８２に供給される。エッジ検出器８２はクロック信号ＰＬＬＣＬＫの立上りエッジを検出してカウンタ８８及びレジスタ９０に供給する。カウンタ８６は基準信号Ｔref の立上りでリセットされた後、端子８４よりのシステムクロックＣＬＫをカウントしてレジスタ９０に供給し、レジスタ９０はクロック信号ＰＬＬＣＬＫの立上りでカウント値を格納する。カウンタ８８はクロック信号ＰＬＬＣＬＫの立上りでリセットされた後、端子８４よりのシステムクロックＣＬＫをカウントしてレジスタ９２に供給し、レジスタ９２は基準信号Ｔref の立上りでカウント値を格納する。このため、図５（Ａ），（Ｂ）に示す基準信号Ｔref ，クロック信号ＰＬＬＣＬＫについて、期間Ａのシステムクロックカウント値がレジスタ９０に格納され、期間Ｂのシステムクロックカウント値がレジスタ９２に格納される。
【００２２】
減算器９６はレジスタ９０出力値からレジスタ９２出力値を減算して位相エラー量Ａ−Ｂを得て平均化回路９６に供給する。平均化回路９６はこの位相エラー量Ａ−Ｂを先行する所定回数分の位相エラー量と平均化し、平均値の絶対値をＰＷＭ回路９８に供給し、平均値の符号をトライステートバッファ１００の入力端子に供給する。
【００２３】
ＰＷＭ回路９８は基準信号Ｔref を逓倍回路８０で４逓倍したクロックによりリセットされて端子１０２より供給されるシステムクロックＣＬＫをカウントし、カウント値が零から平均化回路９６の出力値となるまでローレベルで、その後ハイレベルとなる矩形波を生成してトライステートバッファ１００の制御端子に供給する。
【００２４】
トライステートバッファ１００は制御端子に供給されるＰＷＭ回路９８出力の矩形波がローレベル時に出力状態となり平均化回路９６より供給される符号が正のとき＋５Ｖで、符号が負のとき０Ｖの信号を出力し、上記矩形波がハイレベル時にハイインピーダンス状態となる。つまり、ＰＷＭ回路９８及びトライステートバッファ１００では期間Ａと期間Ｂが同一のときハイインピーダンスで、期間ＡがＢより大なるとき５Ｖで、期間ＢがＡより大なるとき０Ｖとなる位相エラー信号を生成して加算回路６４に供給する。
【００２５】
加算回路６４は低域フィルタを内蔵し、アナログ電圧の加算を行う。ＰＷＭ回路６０から供給される０Ｖ，５Ｖの速度エラー信号は低域フィルタで積分されＤＣ成分が得られ、またトライステートバッファ１００から供給される０Ｖ，５Ｖの位相エラー信号は低域フィルタで低域フィルタにおいてハイインピーダンス状態を例えば2.5 Ｖとして積分されＤＣ成分が得られ、上記速度エラー信号と位相エラー信号夫々のＤＣ成分の加算信号がサーボ信号として端子１０４よりスピンドルモータ２２に供給される。
【００２６】
上記のカウンタ７４，８６，８８，減算器９４が第１の位相エラー検出手段Ｍ２に対応し、平均化回路５０，ＯＶＳ５４，加算器５８，ＰＷＭ回路６０，平均化回路９６，ＰＷＭ回路９８，トライステートバッファ１００，加算回路６４がサーボ信号生成手段Ｍ３に対応する。
【００２７】
上記の説明は、光ディスク２０から再生されたＢＩＤＡＴＡ信号より抽出したクロック信号ＰＬＬＣＬＫをシステムクロックＣＬＫより生成した基準信号Ｔref 等に対して周波数（速度）及び位相が一致するように動作するサーボである。次に光ディスク２０から再生した周波数略７５Ｈｚの同期信号（ＡＴＩＰsyc ）を、記録データに含まれる周波数７５Ｈｚの同期信号（サブコードシンク）と位相合わせする回路について説明する。
【００２８】
端子１１０には記録データの同期信号ＳＢＳＹが入来し、エッジ検出器１１２はその立上りエッジを検出して位相差検出器１１４に供給する。また、端子１１６には光ディスクから再生された同期信号ＡＴＩＰsyc が入来し、エッジ検出器１１８はその立上りエッジを検出して位相差検出器１１４及びレジスタ１２０及び遅延回路１２２に供給する。また、端子１２４より入来するシステムクロックＣＬＫは分周器１２６で１／４分周されて位相差検出器１１４及びレジスタ１２０に供給される。
【００２９】
位相差検出器１１４は同期信号ＳＢＳＹ（又はＡＴＩＰsyc ）の立上り時に零をロードされ、その後同期信号ＡＴＩＰsyc 又はＳＢＳＹが立上り時までの位相差を１／４分周システムクロックでカウントし、そのカウント値をレジスタ１２０に供給する。このカウント値はＡＴＩＰsyc が遅い場合を正、ＳＢＳＹが遅い場合を負とする。レジスタ１２０は同期信号ＡＴＩＰsyc の立上り時に供給される位相差のカウント値を格納してコンパレータ１２８及びレジスタ７２に供給する。
【００３０】
コンパレータ１２８にはクロック信号ＰＬＬＣＬＫの１周期に相当する値±３４３が供給されており、上記カウント値が−３４３未満、又は＋３４３を越えて位相差がＰＬＬＣＬＫの１周期より大なるときデータ発生器１３０にトリガ信号を供給する。一方、カウント値が−３４３以上から＋３４３未満までで位相差がＰＬＬＣＬＫの１周期以内のときはレジスタ７２にトリガ信号を位相差カウント値の符号と共に供給する。
【００３１】
レジスタ７２にはレジスタ１２０出力のカウント値が供給されると共に、エッジ検出器１１８出力を遅延回路１２２で遅延した信号が供給されており、また端子１３２には装置全体を制御するマイクロプロセッサ（図示せず）からイネーブル信号ＥＮが供給される。レジスタ７２はイネーブル信号ＥＮが供給されてない場合はトリガ信号の供給時に零を出力し、イネーブル信号ＥＮが供給されるとコンパレータ１２８のトリガ信号によりレジスタ１２０出力を格納して出力する。
【００３２】
つまり、位相差がＰＬＬＣＬＫの１周期以内のときは位相差検出器１１４でカウントされた位相差のカウント値が加算器７０に供給され基準値と加算されることにより、基準信号Ｔref の発生タイミングが可変されて同期信号ＡＴＩＰsyc が同期信号ＳＢＳＹに同期するようにサーボがかけられる。
【００３３】
ところで、データ発生器１３０には端子１３４よりイネーブル信号ＥＮが供給される。データ発生器１３０はイネーブル信号ＥＮが供給されない場合はコンパレータ１２８からトリガ信号を供給されたとき零を発生し、イネーブル信号ＥＮが供給されると、コンパレータ１２８からのトリガ信号及び符号から所定値±Ｎを発生して加算器４６に供給する。この所定値±Ｎの符号はコンパレータ１２８から供給された符号であり、Ｎは予めマイクロプロセッサから書き込まれた値、例えばＮ＝２，３，４のいずれかである。
【００３４】
つまり、位相差がＰＬＬＣＬＫの１周期を越えているときは、データ発生器１３０で所定値±Ｎが発生され加算器４６で基準値−１３７１に加算されることにより、カウンタ４４にロードされる値が可変され、同期信号ＡＴＩＰsyc が同期信号ＳＢＳＹに同期するようにサーボがかけられる。
【００３５】
上記の位相差検出器１１４，レジスタ１２０が第２の位相エラー検出手段Ｍ４に対応し、レジスタ７２，加算器７０が基準位相可変手段Ｍ５に対応する。また、データ発生器１３０，加算器４６が基準周波数可変手段Ｍ６に対応する。
なお、位相エラー系の加算器７０にはＡＴＩＰsyc の位相ずれがＰＬＬＣＬＫの１周期以内の小さいときに−３４３〜＋３４３の大きな値が加算されるのに対して、速度エラー系の加算器４６にはＡＴＩＰsyc の位相ずれが１周期以上の大きいときに±２，±３，±４の小さな値が加算されるのは、一般的に、速度エラー系のループゲインは位相エラー系のループゲインの数倍から数百倍くらい高く、速度エラー系へのフィードバック量は位相エラー系のフィードバック量に比べ小さくて良いからである。
【００３６】
ところで、前述のマイクロプロセッサは装置始動時には、スイッチ３２にＷＢＬ信号を選択させ、光ディスク２０の回転が安定するとスイッチ３２にクロック信号ＰＬＬＣＬＫを選択させる。この時点では端子１３２，１３４にはイネーブル信号を供給しておらず、記録モードにおいて上記クロック信号ＰＬＬＣＬＫが基準信号Ｔref 等に同期した後、端子１３２，１３４にイネーブル信号を供給して同期信号ＡＴＩＰsyc を同期信号ＳＢＳＹに同期させる。
【００３７】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００３８】
また、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
しかし、上記の基準クロック信号の周波数を同期信号の位相エラーに基づいて可変することは行わなくとも良く、上記実施例に限定されない。
【００３９】
【発明の効果】
上述の如く、請求項１に記載の発明は、記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記クロック信号と基準クロック信号との位相のずれである第１の位相エラーを検出する第１の位相エラー検出手段と、
上記速度エラー検出手段の検出信号と上記第１の位相エラー検出手段の検出信号から上記速度エラー及び第１の位相エラーを補正するためのサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記クロック信号とは別に記録媒体から再生された同期信号と記録データの同期信号との位相ずれである第２の位相エラーを検出する第２の位相エラー検出手段と、
上記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段を有する。
【００４０】
このように、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００４１】
また、請求項２に記載の発明は、請求項１記載のサーボ回路において、
前記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて前記基準クロック信号の周波数を可変する基準周波数可変手段を有する。
このように、同期信号の位相エラーに基づいて基準クロック信号の周波数を可変することにより、同期信号の位相エラーの補正に要する時間を短縮化でき、早期に安定したクロック信号及び同期信号の再生が可能となる。
【図面の簡単な説明】
【図１】本発明の原理図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明回路のブロック図である。
【図５】本発明を説明するための信号波形図である。
【図６】従来回路のブロック図である。
【図７】本発明を説明するための信号波形図である。
【符号の説明】
２０ 光ディスク
２２ スピンドルモータ
２４ 光ピックアップ
２６ ＦＳＫ復調回路
３０ ディジタルＰＬＬ回路
３２ スイッチ
３４ スピンドルサーボ回路
４２，７８，８２，１１２，１１８ エッジ検出器
４４，７４，８６，８８ カウンタ
４６，５８，７０ 加算器
５０，７０，９０，９２，１２０ レジスタ
５２，９６ 平均化回路
５４ オーバーサンプリング回路
５６，８０ 逓倍回路
６０，９８ ＰＷＭ回路
６４ 加算回路
９４ 減算器
１００ トライステートバッファ
１１４ 位相差検出器
１２２ 遅延回路
１２６ 分周器
１２８ コンパレータ
１３０ データ発生器
Claims (2)
- 記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記クロック信号と基準クロック信号との位相のずれである第１の位相エラーを検出する第１の位相エラー検出手段と、
上記速度エラー検出手段の検出信号と上記第１の位相エラー検出手段の検出信号から上記速度エラー及び第１の位相エラーを補正するためのサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記クロック信号とは別に記録媒体から再生された同期信号と記録データの同期信号との位相ずれである第２の位相エラーを検出する第２の位相エラー検出手段と、
上記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段を有することを特徴とするサーボ回路。 - 請求項１記載のサーボ回路において、
前記第２の位相エラー検出手段で検出した第２の位相エラーに基づいて前記基準クロック信号の周波数を可変する基準周波数可変手段を有することを特徴とするサーボ回路。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10965496A JP3903495B2 (ja) | 1996-04-30 | 1996-04-30 | サーボ回路 |
| US08/839,015 US5946279A (en) | 1996-04-30 | 1997-04-23 | Servo circuit, digital PLL circuit and optical disk device |
| EP01124944A EP1179822A1 (en) | 1996-04-30 | 1997-04-29 | Digital PLL circuit |
| DE69724164T DE69724164T2 (de) | 1996-04-30 | 1997-04-29 | Servoschaltung |
| DE69717533T DE69717533T2 (de) | 1996-04-30 | 1997-04-29 | Servoschaltung |
| DE69730628T DE69730628T2 (de) | 1996-04-30 | 1997-04-29 | Optisches Plattengerät |
| EP97302912A EP0805438B1 (en) | 1996-04-30 | 1997-04-29 | Servo circuit |
| EP01124943A EP1191530B1 (en) | 1996-04-30 | 1997-04-29 | Optical disk device |
| EP01124945A EP1179821B1 (en) | 1996-04-30 | 1997-04-29 | Servo circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10965496A JP3903495B2 (ja) | 1996-04-30 | 1996-04-30 | サーボ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09297958A JPH09297958A (ja) | 1997-11-18 |
| JP3903495B2 true JP3903495B2 (ja) | 2007-04-11 |
Family
ID=14515776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10965496A Expired - Lifetime JP3903495B2 (ja) | 1996-04-30 | 1996-04-30 | サーボ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3903495B2 (ja) |
-
1996
- 1996-04-30 JP JP10965496A patent/JP3903495B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09297958A (ja) | 1997-11-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP1179821B1 (en) | Servo circuit | |
| JP3129156B2 (ja) | 位相検出方法およびその実施装置 | |
| US6125089A (en) | Recording timing control circuit for optical disk driving device | |
| JP2005108427A (ja) | データ記録用クロック信号発生装置 | |
| EP0881640B1 (en) | Digital PLL circuit for an optical disc apparatus | |
| JP3903495B2 (ja) | サーボ回路 | |
| JPH10257041A (ja) | フェイズロックドループ回路及び再生装置 | |
| KR100422600B1 (ko) | 재생장치및회전서보회로 | |
| JP3702566B2 (ja) | サーボ回路 | |
| JPS63257957A (ja) | 記録担体読取装置 | |
| JP3772462B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH09297969A (ja) | 光ディスク装置 | |
| JP2001035090A (ja) | データ記録用クロック信号発生装置 | |
| JPH0434768A (ja) | クロツク抽出回路 | |
| JPH1116291A (ja) | 光ディスク装置の復調回路 | |
| JP3462786B2 (ja) | デジタル復調装置 | |
| JPH09297968A (ja) | ディジタルｐｌｌ回路 | |
| JPH0518485B2 (ja) | ||
| JPH087468A (ja) | 光ディスク再生装置 | |
| JP2942696B2 (ja) | 光ディスクからのデータ再生システム | |
| JP3043209B2 (ja) | 光ディスク装置のスピンドル制御回路 | |
| EP0467312A2 (en) | Optical recording and reproducing apparatus and method | |
| JPH1166758A (ja) | Ｐｌｌ回路及び記録担体の再生装置 | |
| JPH0327986B2 (ja) | ||
| JPH0778340A (ja) | 情報再生装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050517 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050826 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061219 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070101 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100119 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130119 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140119 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |