JPH0778340A - 情報再生装置 - Google Patents
情報再生装置Info
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- JPH0778340A JPH0778340A JP22292993A JP22292993A JPH0778340A JP H0778340 A JPH0778340 A JP H0778340A JP 22292993 A JP22292993 A JP 22292993A JP 22292993 A JP22292993 A JP 22292993A JP H0778340 A JPH0778340 A JP H0778340A
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- Japan
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- delay
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Abstract
(57)【要約】
【目的】 本発明は、情報記録媒体から読み出された再
生信号の立ち上がりエッジと立ち下がりエッジを検出す
ることで、記録情報を再生する情報再生装置において、
再生時にそれぞれ独立に検出された再生信号の立ち上が
りエッジ検出信号と立ち下がりエッジ検出信号の位相差
を検出し、両者の位相差が一定となるように帰還制御系
を構成して、記録時に発生した両者の位相差を補正する
ことにより、安定な情報再生動作が行えるようにするこ
とを目的とする。 【構成】 独立に検出された再生信号の立ち上がりエッ
ジ検出信号と立ち下がりエッジ検出信号の位相差を、積
分器あるいは位相差検出カウンタを用いて検出して帰還
し、この出力が一定となるように、どちらか一方あるい
は両方のエッジ検出信号を任意に遅延させ、立ち上がり
エッジ検出信号と立ち下がりエッジ検出信号の位相関係
を常に一定とすることができる帰還回路構成とする。
生信号の立ち上がりエッジと立ち下がりエッジを検出す
ることで、記録情報を再生する情報再生装置において、
再生時にそれぞれ独立に検出された再生信号の立ち上が
りエッジ検出信号と立ち下がりエッジ検出信号の位相差
を検出し、両者の位相差が一定となるように帰還制御系
を構成して、記録時に発生した両者の位相差を補正する
ことにより、安定な情報再生動作が行えるようにするこ
とを目的とする。 【構成】 独立に検出された再生信号の立ち上がりエッ
ジ検出信号と立ち下がりエッジ検出信号の位相差を、積
分器あるいは位相差検出カウンタを用いて検出して帰還
し、この出力が一定となるように、どちらか一方あるい
は両方のエッジ検出信号を任意に遅延させ、立ち上がり
エッジ検出信号と立ち下がりエッジ検出信号の位相関係
を常に一定とすることができる帰還回路構成とする。
Description
【０００１】
【産業上の利用分野】本発明は、記録媒体へ情報を記録
・再生するための情報記録・再生装置において、情報記
録媒体に記録された記録情報を再生する情報再生装置に
関するものである。
・再生するための情報記録・再生装置において、情報記
録媒体に記録された記録情報を再生する情報再生装置に
関するものである。
【０００２】
【従来の技術】従来の光情報記録・再生装置において
は、図６に示すような変調信号に対応して光強度変調さ
れた半導体レーザ出力光の収束光を、光記録媒体に照射
することにより記録が行われる。光記録媒体では、この
光強度に応じて反射率の異なる領域が形成され、これが
記録マークとなる。この記録マークのエッジ（再生信号
の立上りエッジ及び立下りエッジ）を検出し、情報信号
を読み出す情報再生装置の回路構成を図５に示す。記録
媒体から再生された再生信号は、立上りエッジ検出回路
５０１及び立下りエッジ検出回路５０２に入力される。
図６に示すように立上りエッジ検出回路５０１では再生
信号の立上りエッジを検出してパルスを発生しエッジ検
出信号とし、立下りエッジ検出回路５０２では再生信号
の立下りエッジを検出してパルスを発生しエッジ検出信
号とする。上記２つのエッジ検出信号は独立にそれぞれ
ＰＬＬ回路５０３とＰＬＬ回路５０４に入力され、これ
らパルス信号に同期した同期クロックを生成し、これら
同期クロックのタイミングで立上りエッジ信号はメモリ
５０５に、立下りエッジ信号はメモリ５０６に再生デー
タとして一旦格納される。その後、立上り再生データ
は、リファレンスクロック５０８に同期してメモリ５０
５から読み出され、メモリ５０７へ格納される。同様
に、立下り再生データもメモリ５０７へ格納される。格
納は、立上り再生データと立下り再生データを合成する
形で行われる。最後に、合成された立上り再生データと
立下り再生データをリファレンスクロック５０８により
メモリ５０７から読み出し、復調器５０９に入力して復
調を行う。これらすべてのメモリの制御は、コントロー
ラ５１０が行う。
は、図６に示すような変調信号に対応して光強度変調さ
れた半導体レーザ出力光の収束光を、光記録媒体に照射
することにより記録が行われる。光記録媒体では、この
光強度に応じて反射率の異なる領域が形成され、これが
記録マークとなる。この記録マークのエッジ（再生信号
の立上りエッジ及び立下りエッジ）を検出し、情報信号
を読み出す情報再生装置の回路構成を図５に示す。記録
媒体から再生された再生信号は、立上りエッジ検出回路
５０１及び立下りエッジ検出回路５０２に入力される。
図６に示すように立上りエッジ検出回路５０１では再生
信号の立上りエッジを検出してパルスを発生しエッジ検
出信号とし、立下りエッジ検出回路５０２では再生信号
の立下りエッジを検出してパルスを発生しエッジ検出信
号とする。上記２つのエッジ検出信号は独立にそれぞれ
ＰＬＬ回路５０３とＰＬＬ回路５０４に入力され、これ
らパルス信号に同期した同期クロックを生成し、これら
同期クロックのタイミングで立上りエッジ信号はメモリ
５０５に、立下りエッジ信号はメモリ５０６に再生デー
タとして一旦格納される。その後、立上り再生データ
は、リファレンスクロック５０８に同期してメモリ５０
５から読み出され、メモリ５０７へ格納される。同様
に、立下り再生データもメモリ５０７へ格納される。格
納は、立上り再生データと立下り再生データを合成する
形で行われる。最後に、合成された立上り再生データと
立下り再生データをリファレンスクロック５０８により
メモリ５０７から読み出し、復調器５０９に入力して復
調を行う。これらすべてのメモリの制御は、コントロー
ラ５１０が行う。
【０００３】ここで、２系統のＰＬＬ回路５０３，５０
４を必要とするのは以下の理由による。図６に示すよう
に、デューティー５０の信号を記録した場合、実際に形
成される記録マークは、記録光量の変動や、周囲の温度
変動のために理想的な記録マークとならない。よって、
立上りエッジと立下りエッジを同時に検出して再生しよ
うとすると、両者間に位相シフトが存在するため復調後
の出力は、デューティー５０の元の記録信号とは異なっ
たものになり正確な再生が行えない。よってこの従来例
では、このような問題点を解決するために、２系統のＰ
ＬＬ回路５０３，５０４を使用し、立上りエッジと立下
りエッジをそれぞれ独立に検出しメモリ５０５，５０６
に格納する方法を採っているのである。言い換えると、
位相シフトが無ければＰＬＬ回路は、１系統のみでよ
く、例えば、特開平４−１６２２６３号公報，特開平３
−８３２６８号公報に開示されている。
４を必要とするのは以下の理由による。図６に示すよう
に、デューティー５０の信号を記録した場合、実際に形
成される記録マークは、記録光量の変動や、周囲の温度
変動のために理想的な記録マークとならない。よって、
立上りエッジと立下りエッジを同時に検出して再生しよ
うとすると、両者間に位相シフトが存在するため復調後
の出力は、デューティー５０の元の記録信号とは異なっ
たものになり正確な再生が行えない。よってこの従来例
では、このような問題点を解決するために、２系統のＰ
ＬＬ回路５０３，５０４を使用し、立上りエッジと立下
りエッジをそれぞれ独立に検出しメモリ５０５，５０６
に格納する方法を採っているのである。言い換えると、
位相シフトが無ければＰＬＬ回路は、１系統のみでよ
く、例えば、特開平４−１６２２６３号公報，特開平３
−８３２６８号公報に開示されている。
【０００４】しかしながらこの従来例のような構成で
は、ＰＬＬ回路を２系統必要とすること、メモリのコン
トローラが必要になり、制御も複雑になるという問題点
があった。
は、ＰＬＬ回路を２系統必要とすること、メモリのコン
トローラが必要になり、制御も複雑になるという問題点
があった。
【０００５】
【発明が解決しようとする課題】上述したように、再生
信号の立上りエッジと立下りエッジをそれぞれ独立に検
出し、別系統のＰＬＬ回路を用いてデータを再生する回
路構成では、ＰＬＬ回路を２系統必要とするため回路量
が増加し、また、メモリのコントローラが必要になり制
御も複雑になるという問題点があった。
信号の立上りエッジと立下りエッジをそれぞれ独立に検
出し、別系統のＰＬＬ回路を用いてデータを再生する回
路構成では、ＰＬＬ回路を２系統必要とするため回路量
が増加し、また、メモリのコントローラが必要になり制
御も複雑になるという問題点があった。
【０００６】本発明は、記録時に立上りエッジと立下り
エッジの間に位相シフトが生じても、再生時にそれを予
め補正し、１系統のＰＬＬ回路のみでかつ、メモリやメ
モリの制御を必要としない回路構成とすることを目的と
する。
エッジの間に位相シフトが生じても、再生時にそれを予
め補正し、１系統のＰＬＬ回路のみでかつ、メモリやメ
モリの制御を必要としない回路構成とすることを目的と
する。
【０００７】
【課題を解決するための手段】本発明は、記録された情
報信号を再生する際に、情報再生信号の立上りエッジと
立下りエッジ間の位相シフトを検出して、これを帰還し
て予め位相シフト分を補正し、立上りエッジと立下りエ
ッジ間の位相関係を一定にするための構成を持った情報
再生装置である。
報信号を再生する際に、情報再生信号の立上りエッジと
立下りエッジ間の位相シフトを検出して、これを帰還し
て予め位相シフト分を補正し、立上りエッジと立下りエ
ッジ間の位相関係を一定にするための構成を持った情報
再生装置である。
【０００８】
【作用】本発明によれば、記録時に、記録光量の変動
や、周囲の温度変動のために立上りエッジと立下りエッ
ジ間に位相シフトが生じても、再生時にこれを補正する
ことが可能となり、安定な再生動作が行える。
や、周囲の温度変動のために立上りエッジと立下りエッ
ジ間に位相シフトが生じても、再生時にこれを補正する
ことが可能となり、安定な再生動作が行える。
【０００９】
【実施例】まず、本発明の第１の実施例について図１，
図２を用いて説明する。図１には本実施例の回路構成を
示し、図２には動作のタイミングチャートを示す。再生
信号は、立上り検出回路１０１と立下り検出回路１０３
に入力される。立上り検出回路１０１では、再生信号の
立上りエッジを検出し検出パルスを発生し、立下り検出
回路１０３は、再生信号の立下りエッジを検出し検出パ
ルスを発生する。立上りエッジ検出パルスは、遅延回路
１０２に入力されΔＴ０だけ遅延され、立下りエッジ検
出パルスの方は、遅延回路１０４に入力されΔＴ１，Δ
Ｔ２，…，ΔＴｎの遅延量を持ったｎ種類の遅延信号と
なる。これらの遅延信号は、セレクタ１０５に入力さ
れ、これらの中から１つの信号がセレクトされた後、加
算器１０８に送られ、遅延回路１０２の出力である立上
りエッジ検出パルスと加算される。加算器１０８の出力
は、加算器１０８の出力パルスに同期して反転するフリ
ップフロップ１０９に送られる。よって、フリップフロ
ップ１０９の出力は、加算器１０８の２つの入力の位相
差を反映していることになる。この位相差量を積分器１
１０で積分してアナログ信号に変換し、ゲインアンプ１
１１に送る。ゲインアンプ１１１出力は、ローパスフィ
ルター１０７を通ってＡ／Ｄ変換器１０６に入力され
る。このＡ／Ｄ変換器１０６の出力データに従って、前
記セレクタ１０５は、ｎ種類の遅延信号の中から１つの
信号を選択することになる。
図２を用いて説明する。図１には本実施例の回路構成を
示し、図２には動作のタイミングチャートを示す。再生
信号は、立上り検出回路１０１と立下り検出回路１０３
に入力される。立上り検出回路１０１では、再生信号の
立上りエッジを検出し検出パルスを発生し、立下り検出
回路１０３は、再生信号の立下りエッジを検出し検出パ
ルスを発生する。立上りエッジ検出パルスは、遅延回路
１０２に入力されΔＴ０だけ遅延され、立下りエッジ検
出パルスの方は、遅延回路１０４に入力されΔＴ１，Δ
Ｔ２，…，ΔＴｎの遅延量を持ったｎ種類の遅延信号と
なる。これらの遅延信号は、セレクタ１０５に入力さ
れ、これらの中から１つの信号がセレクトされた後、加
算器１０８に送られ、遅延回路１０２の出力である立上
りエッジ検出パルスと加算される。加算器１０８の出力
は、加算器１０８の出力パルスに同期して反転するフリ
ップフロップ１０９に送られる。よって、フリップフロ
ップ１０９の出力は、加算器１０８の２つの入力の位相
差を反映していることになる。この位相差量を積分器１
１０で積分してアナログ信号に変換し、ゲインアンプ１
１１に送る。ゲインアンプ１１１出力は、ローパスフィ
ルター１０７を通ってＡ／Ｄ変換器１０６に入力され
る。このＡ／Ｄ変換器１０６の出力データに従って、前
記セレクタ１０５は、ｎ種類の遅延信号の中から１つの
信号を選択することになる。
【００１０】以上、この構成は帰還制御系となっており
クローズ状態では、立上りエッジ検出パルスと立下りエ
ッジ検出パルスの位相関係を反映する積分器１１０の出
力が、ゲインアンプ１１１の正転端子の入力電圧Ｖｍと
等しくなるように動作するため、Ｖｍを適当な電圧に設
定することにより立上りエッジ検出パルスと立下りエッ
ジ検出パルスの所望の位相関係を得ることができる。言
い換えると、Ｖｍをフリップフロップ１０９の出力がデ
ューティー５０の信号になるように、前記セレクタ１０
５からの遅延信号を変化させることにより調整すること
が可能である。この状態で、加算器１０８出力をＰＬＬ
回路１１２と復調器１１３に送る。そして、ＰＬＬ回路
１１２は加算器１０８出力によりクロックを生成し、こ
のクロックで復調器１１３は復調することにより、正常
な復調データが得られることになる。
クローズ状態では、立上りエッジ検出パルスと立下りエ
ッジ検出パルスの位相関係を反映する積分器１１０の出
力が、ゲインアンプ１１１の正転端子の入力電圧Ｖｍと
等しくなるように動作するため、Ｖｍを適当な電圧に設
定することにより立上りエッジ検出パルスと立下りエッ
ジ検出パルスの所望の位相関係を得ることができる。言
い換えると、Ｖｍをフリップフロップ１０９の出力がデ
ューティー５０の信号になるように、前記セレクタ１０
５からの遅延信号を変化させることにより調整すること
が可能である。この状態で、加算器１０８出力をＰＬＬ
回路１１２と復調器１１３に送る。そして、ＰＬＬ回路
１１２は加算器１０８出力によりクロックを生成し、こ
のクロックで復調器１１３は復調することにより、正常
な復調データが得られることになる。
【００１１】なお、前記遅延回路１０２による立上りエ
ッジ検出パルスの遅延量ΔＴ０は、遅延回路１０４によ
る最大遅延量ΔＴｎのほぼ１／２になるように設定する
のが良い。
ッジ検出パルスの遅延量ΔＴ０は、遅延回路１０４によ
る最大遅延量ΔＴｎのほぼ１／２になるように設定する
のが良い。
【００１２】次に、第２の実施例について図３，図４を
用いて説明する。図３には本実施例の回路構成を示し、
図４には動作のタイミングチャートを示す。再生信号
は、立上り検出回路３０１と立下り検出回路３０３に入
力される。立上り検出回路３０１では、再生信号の立上
りエッジを検出し検出パルスを発生し、立下り検出回路
３０３は、再生信号の立下りエッジを検出し検出パルス
を発生する。立上りエッジ検出パルスは、遅延回路３０
２に入力されΔＴ０だけ遅延され、立下りエッジ検出パ
ルスの方は、遅延回路３０４に入力されΔＴ１，ΔＴ
２，…，ΔＴｎの遅延量を持ったｎ種類の遅延信号とな
る。これらの遅延信号は、セレクタ３０５に入力され、
これらの信号の中から１つの信号がセレクトされ、加算
器３０８に送られた後、遅延回路３０２の出力である立
上りエッジ検出パルスと加算される。加算器３０８の出
力は、加算器３０８の出力パルスに同期して反転するフ
リップフロップ３０９に送られる。よってフリップフロ
ップ３０９の出力は、加算器３０８の２つの入力の位相
差を反映していることになる。ここで、フリップフロッ
プ３０９の出力のＨレベルの長さをカウンタ３１１でカ
ウントした値と、Ｌレベルの長さをカウンタ３１２でカ
ウントした値を、引算器３１３で引き算することにより
位相差量を求める。その後、この結果をＤ／Ａ変換器３
１４でＤ／Ａすることにより、加算器３０８の２つの入
力の位相差を反映したアナログ量を得、ゲインアンプ３
１５に送る。ゲインアンプ３１５出力は、ローパスフィ
ルター３０７を通って、Ａ／Ｄ変換器３０６に入力され
る。このＡ／Ｄ変換器３０６の出力データに従って、前
記セレクタ３０５は、ｎ種類の遅延信号の中から１つの
信号を選択することになる。
用いて説明する。図３には本実施例の回路構成を示し、
図４には動作のタイミングチャートを示す。再生信号
は、立上り検出回路３０１と立下り検出回路３０３に入
力される。立上り検出回路３０１では、再生信号の立上
りエッジを検出し検出パルスを発生し、立下り検出回路
３０３は、再生信号の立下りエッジを検出し検出パルス
を発生する。立上りエッジ検出パルスは、遅延回路３０
２に入力されΔＴ０だけ遅延され、立下りエッジ検出パ
ルスの方は、遅延回路３０４に入力されΔＴ１，ΔＴ
２，…，ΔＴｎの遅延量を持ったｎ種類の遅延信号とな
る。これらの遅延信号は、セレクタ３０５に入力され、
これらの信号の中から１つの信号がセレクトされ、加算
器３０８に送られた後、遅延回路３０２の出力である立
上りエッジ検出パルスと加算される。加算器３０８の出
力は、加算器３０８の出力パルスに同期して反転するフ
リップフロップ３０９に送られる。よってフリップフロ
ップ３０９の出力は、加算器３０８の２つの入力の位相
差を反映していることになる。ここで、フリップフロッ
プ３０９の出力のＨレベルの長さをカウンタ３１１でカ
ウントした値と、Ｌレベルの長さをカウンタ３１２でカ
ウントした値を、引算器３１３で引き算することにより
位相差量を求める。その後、この結果をＤ／Ａ変換器３
１４でＤ／Ａすることにより、加算器３０８の２つの入
力の位相差を反映したアナログ量を得、ゲインアンプ３
１５に送る。ゲインアンプ３１５出力は、ローパスフィ
ルター３０７を通って、Ａ／Ｄ変換器３０６に入力され
る。このＡ／Ｄ変換器３０６の出力データに従って、前
記セレクタ３０５は、ｎ種類の遅延信号の中から１つの
信号を選択することになる。
【００１３】以上、この構成は帰還制御系となっており
クローズ状態では、立上りエッジ検出パルスと立下りエ
ッジ検出パルスの位相関係を反映するＤ／Ａ変換器３１
４の出力が、ゲインアンプ３１５の正転端子の入力電圧
Ｖｍと等しくなるように動作するため、Ｖｍを適当な電
圧に設定することにより立上りエッジ検出パルスと立下
りエッジ検出パルスの所望の位相関係を得ることができ
る。言い換えると、フリップフロップ３０９の出力がデ
ューティー５０の信号になるように調整することが可能
である。この状態で、加算器３０８出力をＰＬＬ回路３
１０と復調器３１６に送り、加算器３０８出力によりＰ
ＬＬ回路３１０でクロックを生成し、このクロックで復
調することにより、正常な復調データが得られることに
なる。
クローズ状態では、立上りエッジ検出パルスと立下りエ
ッジ検出パルスの位相関係を反映するＤ／Ａ変換器３１
４の出力が、ゲインアンプ３１５の正転端子の入力電圧
Ｖｍと等しくなるように動作するため、Ｖｍを適当な電
圧に設定することにより立上りエッジ検出パルスと立下
りエッジ検出パルスの所望の位相関係を得ることができ
る。言い換えると、フリップフロップ３０９の出力がデ
ューティー５０の信号になるように調整することが可能
である。この状態で、加算器３０８出力をＰＬＬ回路３
１０と復調器３１６に送り、加算器３０８出力によりＰ
ＬＬ回路３１０でクロックを生成し、このクロックで復
調することにより、正常な復調データが得られることに
なる。
【００１４】
【発明の効果】以上のように、本発明によれば、記録時
に、記録光量の変動や、周囲の温度変動のために立上り
エッジと立下りエッジの間に位相シフトが生じても、再
生時にそれを予め補正できる。また、１系統のＰＬＬ回
路のみでかつ、メモリの制御を必要としない回路構成で
安定な再生動作が行える。
に、記録光量の変動や、周囲の温度変動のために立上り
エッジと立下りエッジの間に位相シフトが生じても、再
生時にそれを予め補正できる。また、１系統のＰＬＬ回
路のみでかつ、メモリの制御を必要としない回路構成で
安定な再生動作が行える。
【図１】 本発明に係る第１の実施例の情報再生装置の
回路構成を示す図。
回路構成を示す図。
【図２】 本発明に係る第１の実施例の動作を説明する
ための図。
ための図。
【図３】 本発明に係る第２の実施例の情報再生装置の
回路構成を示す図。
回路構成を示す図。
【図４】 本発明に係る第２の実施例の動作を説明する
ための図。
ための図。
【図５】 従来例の情報再生装置の回路構成を示す図。
【図６】 従来例の情報再生装置の動作を説明するため
の図。
の図。
１０１…立上り検出回路 １０２，１０４…遅延回路 １０３…立下り検出回路 １０５…セレクタ １０６…Ａ／Ｄ変換器 １０７…ＬＰＦ １０８…加算器 １０９…フリップフロップ １１０…積分器 １１１…ゲインアンプ １１２…ＰＬＬ回路 １１３…復調器
Claims (3)
- 【請求項１】 情報記録媒体から読み出された再生信号
の立ち上がりエッジと立ち下がりエッジを検出すること
で、記録情報を再生する情報再生装置において、 前記再生信号の立ち上がり及び立ち下がりを検出するエ
ッジ検出手段と、 前記立ち上がりエッジ検出信号と立ち下がりエッジ検出
信号のどちらか一方あるいは両方を独立に遅延させる遅
延手段と、 この遅延手段により遅延された立ち上がりエッジ検出信
号と立ち下がりエッジ検出信号の位相差を検出する手段
と、 この手段による位相差の量を一定とするように遅延量を
制御する手段と、 この手段による一定の位相差で、前記記録情報を再生す
る再生手段とを備えたことを特徴とする情報再生装置。 - 【請求項２】 前記位相差を検出する手段は、前記遅延
された立ち上がりエッジ検出信号と立ち下がりエッジ検
出信号に同期して反転するフリップフロップと、 該フリップフロップの出力を積分する積分器とからなる
ことを特徴とする請求項１記載の情報再生装置。 - 【請求項３】 前記位相差を検出する手段は、前記遅延
された立ち上がりエッジ検出信号と立ち下がりエッジ検
出信号に同期して反転するフリップフロップと、 該フリップフロップの出力のＨレベルの区間長をカウン
トする第１のカウンタと、 Ｌレベルの区間長をカウントする第２のカウンタと、 前記第１のカウンタ及び第２のカウンタの出力の差をと
る引算器とからなることを特徴とする請求項１記載の情
報再生装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22292993A JPH0778340A (ja) | 1993-09-08 | 1993-09-08 | 情報再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22292993A JPH0778340A (ja) | 1993-09-08 | 1993-09-08 | 情報再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0778340A true JPH0778340A (ja) | 1995-03-20 |
Family
ID=16790082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22292993A Pending JPH0778340A (ja) | 1993-09-08 | 1993-09-08 | 情報再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0778340A (ja) |
-
1993
- 1993-09-08 JP JP22292993A patent/JPH0778340A/ja active Pending
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