JP2615794B2 - 時間軸補正装置 - Google Patents

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、CCD等の可変遅延素子を用いて同期信号を
含む映像信号等の時間軸変動（以下ジッターと略す）を
補正する時間軸補正装置（以下TBCと略す）に関するも
のである。

従来の技術 近年、映像信号や音声信号をテープ状または円盤状の
媒体に記録再生するVTRやビデオディスク等の装置が数
多く提案されており、そのなかで記録媒体と信号検出器
の相対速度変動によるジッターをCCD（Charge Cuppled
Device）やメモリー等の可変遅延素子を用いて補正し画
面ゆれの極めて少ない映像を提供するためのTBCが注目
されている。

以下図面を参照しながら、上述したTBCの一例につい
て説明する。

第６図は従来のCCDを用いたビデオディスク等のTBCの
構成例を示すものである。

１はディスクであり映像信号（ビデオ信号）等の同期
信号を含む情報信号を記録または再生する媒体として、
２のディスクモータで高精度に回転制御されている。３
はピックアップ装置であり、ディスクに記録されている
信号を検出したり、録再装置においては、装置の入力信
号をディスクに記録したりする機能も有している。４は
アンプ手段であり、微少信号である検出信号をS/N良く
増幅する回路を構成している。５は復調回路でありFM等
の変調方式で記録された信号を記録前の信号形態に戻す
機能を有している。

復調回路は、変調方式によって映像信号の場合は輝度
信号と色信号（クロマ信号）を合成したNTSCやPAL,SECA
M等の合成形態を直接記録再生するダイレクトFM方式
や、色信号を本来の周波数帯域からずらして記録し再生
合成時に、色信号のジッターを電気的に除去する低域変
換方式（VTR等）や、ベリッドクロマ方式，線順次方式
等、数多くの方式が存在するが、ここではどの方式につ
いても基本的な構成は共通に扱えるため、詳細は説明し
ない。

６は可変遅延素子であるCCDであり、容量性の素子を
数百段直列に接続しアナログ信号の情報を順次後段の素
子に伝達する機能を有し、電圧制御型の発振器（VCO）1
3の出力周波数を変化させてその遅延量を可変できる素
子である。このような機能はD/A変換器やメモリーとメ
モリーのコントロラーによっても実現可能である。

７はローパスフィルターであり、前記CCD6のVCO13に
よるクロック成分の除去を行うものである。８は水平同
期信号分離回路であり、前述の再生された複合映像信号
より水平同期信号のみを検出する機能を有している。９
は位相比較器であり、基準発振器10の出力と、前述の水
平同期信号分離回路の出力の位相差に相当する電圧を検
出するものである。この出力は次段の位相補償用のフィ
ルター11に供給するとともに、必要に応じて位相比較器
９の動作点を設定するためにディスクモータ２の制御回
路にも供給されるが、ここでは詳述しない。

10は基準発振器であり、水平同期信号の本来あるべき
周期の周波数を水晶発振器などにより極めて正確に発生
している。また、機器の必要に応じて機器の外部より供
給される水平同期信号と切り替える機能を有している場
合もある。11は位相補償用のフィルターであり、TBCル
ープ全体のゲインと安定性を確保するために、ローパス
フィルター，進み補償，バンドパスフィルター等により
構成される。その構成は機器の必要性に応じて若干の違
いはあるが、ディスク１の回転周波数である基本波成分
のゲインを十分高くして（50〜70dB程度）、系のカット
オフ周波数近傍のゲインカーブを一次系とする点は、フ
ィードバックループの特徴として、ほぼ共通している。
また、必要に応じて位相比較周波数である水平同期信号
周波数成分やその他の特定周波数成分を急峻に除去する
ノッチフィルター等が挿入されることもある。フィルタ
ー11の出力は加算回路15によりCCD6への入力前の検出信
号と合成される。

12はスイッチであり、ディスクモータ２の動作や復調
信号の有無を確認して、装置全体の制御を行うマイクロ
コンピューター等によってオン／オフ制御される。

13は前述のVCOであり、CCD6の素子数によって決まる
中心周波数を、ｄ点に入力される可変抵抗器14等によっ
て構成される動作点設定回路の出力により設定し、ｃ点
に入力される制御信号に比例した出力周波数をｅ点に出
力し、前述のCCD6の遅延量を制御するループを構成して
いる。一般的に、この遅延量は機器の想定されるジッタ
ー量等によって異なるが、水平同期周波数の周期（63.5
μｓ）か、その整数倍が選択される。

16は水平同期信号分離回路でありCCD6に入力される前
の水平同期信号を映像信号より分離し、位相比較器17に
より前述の基準信号と位相比較され、バンドパスフィル
ター18を経由して加算回路15に入力される。16〜18によ
りフィードフォワード系を構成し、フィードバックルー
プのカットオフ周波数以上の帯域の補償を行ったり、フ
ィードバックループの帯域内のゲイン負担を軽減し、全
体のループ特性の安定化を図っている。

このようにして、フィードバックを利用した位相比較
器９の出力と、フィードフォワードを使った位相比較器
17の出力との合成信号により、可変遅延素子であるCCD6
を制御して、ディスクより再生される映像信号のジッタ
ーを抑える装置は、例えば特公昭60−56358号公報等に
よって提案されている。

発明が解決しようとする課題 しかしながら、上記の様な構成では、CCD6及びVCO13
の動作点を正確に設定するために動作点設定回路が必要
であり、困難な作業を必要としていた。また温度変化等
の動作点変動によるCCD6の伝達特性劣化を招き易く、温
度補償回路等による対策を必要とするという課題を有し
ていた。

さらに、フィードバック系とフィードフォワード系と
いう二重の位相比較ループを完全に独立した形で備える
必要があり、複雑な構成を必要としていた。

本発明は、上記課題に鑑み、CCDやVCOを常時最適の動
作点に設定する動作点自動設定回路と、簡単な構成でフ
ィードフォワード系を有するTBCを提供することを目的
とするものである。

課題を解決するための手段 上記課題を解決するために、本発明のTBCは、基準信
号による三角波を発生する基準発生回路と、CCDの入力
信号の同期信号によって基準発生回路の出力をサンプル
ホールドする第一の位相比較器と、CCDの出力信号の同
期信号によって基準発生回路の出力をサンプルホールド
する第二の位相比較器とを備え、第一と第二の位相比較
器の差動出力により、CCDとVCOの動作点を自動設定し無
調整化する。

これと共に、差動出力と第一または第一と第二の位相
比較器出力の合成信号により、CCDを通過した信号のジ
ッターを極めて微少レベルに抑える。

また、２組の位相比較器を具現化するうえで、同一の
基準発生器をサンプルホールドすることによって、位相
比較感度のバラツキや温度変動等によるフィードバック
ループとフィードフォワードループのバランス変動が極
めて少なく、かつ極めて簡単な二重ループの構成法につ
いても併せて提供するものである。

作用 本発明は、上記した構成によって、設計段階でCCD段
数により定まる遅延時間を本来の同期信号の周期と同一
かその整数倍に選ぶだけで、第一と第二の位相比較器の
差動出力のループがCCDとVCOの動作点で決定する遅延時
間を準基同期信号の周期と同一にするよう働くため、従
来必要であった動作点設定回路とその調整作業を不要に
することができるものである。さらに、同一の基準信号
をサンプルホールドすることによって２組の位相比較器
を構成しているため、従来のフィードバックループとフ
ィードフォワードループの二重ループを構成する場合の
約半分の構成要素によって、極めて精度の高い二重TBC
ループを実現することができるものである。

実 施 例 以下、本発明の一実施例のTBCについて、図面を参照
しながら説明する。

第１図は本発明の第一の実施例におけるTBCのブロッ
ク図を示すものである。なお、ここでは、従来例の第６
図で説明した各要素については、同一番号を付して、詳
述しない。

19は基準発生回路であり、基準発振器10の出力信号に
よって作られ位相変動を電圧に変換するための三角波
（または台形波等）を基準の同期信号周期で発生する。
20,21はパルス化回路であり、20はCCD6の出力信号よ
り、21はCCD入力信号より、の水平同期信号のエッジを
それぞれパルス化し、サンプリング用の信号とする。

22,23はサンプルホールド回路であり、同一の基準発
生回路の出力を、22はCCD出力の同期信号エッジで、23
はCCD入力の同期信号エッジで、それぞれサンプリング
し、ホールドする。アナログスイッチとボルテージホロ
ワ等の電圧／電流変換回路等によって構成されている。

24は差動回路であり、サンプルホールド回路22,23の
出力差を検出し、ローパスフィルター（またはバンドパ
スフィルター等）25,加算回路26でCCD出力信号のサンプ
ルホールド回路22の出力と加算合成した後、第６図で説
明した位相補償用のフィルター11に入力し、スイッチ1
2,VCO13を経て可変遅延素子であるCCD6に供給してい
る。

ここで、ローパスフィルター25は、TBCが正常な動作
をしているときにサンプルホールド回路22の出力のジッ
ター成分がほとんど無くなっているのに対して、サンプ
ルホールド回路23の出力はジッター成分がそのまま残っ
ているため、基本波成分のジッター補償を妨げる信号と
なるため、基本波を十分に抑圧する特性を実現する必要
がある。

以上のように構成されたTBCについて第２図を用いて
その動作を説明する。

V1は基準発生回路の出力であり、正確な同期信号周期
で図の様な三角波を発生している。

P2はCCD6の入力信号より分離した同期信号エッジであ
り、パルス化回路21の出力である。また、Vs2はP2によ
って基準発生回路の出力V1をサンプルホールドした電圧
であり、この場合は、VCO13の周波数を測定するバイア
スに相当する。

P1はCCD6の出力信号より分離した同期信号エッジであ
り、パルス化回路22の出力である。また、Vs1はP1によ
って基準発生回路の出力V1をサンプルホールドした電圧
であり、前述のVs2と比較することによって、VCO13の周
波数に比例した電圧を検出することができる。

第２図の前半のTm1領域ではVCOの周波数が少し高い場
合、後半のTm2領域ではVCOの周波数が少し低い場合の概
略動作を示している。また、説明を分かりやすくするた
め、ローパスフィルター25の動作を省いて実際の動作点
自動設定の動作より早い応答で説明する。そのため、こ
こでは３周期以内（200μｓ程度）に収束しているよう
に見えるが、実際は１〜10秒程度の極めて低周波の応答
で十分にその目的を達成することができるものである。
さらに、ここではジッターによる変動は動作点設定とは
直接関係がないために、ジッター成分も省いた形で説明
する。

CCD6の遅延素子段数をＮとし、VCO13の周波数をＦ、C
CD6の入出力信号間の遅延時間をTdとすると、次の関係
が成り立つ。

Td＝N/F （sec） TBC主要機能であるジッターの抑制は、CCD6の入力信
号が持つ時間軸変動を抑える極性でVCO13の周波数Ｆを
変化させて、遅延時間Tdを制御することによって実現し
ている。

第２図の同期信号エッジパルスP2,P1に、それぞれ対
応する番号をS1〜S6,S0′〜S5′と付けるとS1→S2,……
…S5→S6およびS0′→S1′………S4′→S5′とそれぞれ
の、同期信号周期は、ジッター量を除いて（実際に隣接
する同期信号間のジッター量は極めて少ない）基準の同
期信号周期と同一の周期に保たれている。しかしなが
ら、Tm1領域の初期においては、S1→S1′の実際の遅延
量Td1が、同期信号周期ThよりもT1分だけ短くなってお
り、VCO13の周波数が設計値よりも高くなっていること
を示している。この量が微少な場合は、TBC動作やCCD6
の出力の信号特性には殆ど影響はないが、大きくなって
くるとCCD6自身の遅延動作が不安定になり、TBCが異常
動作をしたり、出力信号の著しい劣化を伴ったりするた
めに、従来例の動作点設定回路14等を必要としていた。

V2は本発明の特徴である動作点自動設定用の信号であ
り、前述のVs2とVs1の差動出力である。Tm1領域の初期
においては、Vd1というVCO周波数が高い分に相当する誤
差電圧が発生するが、Vd1がTBCの主信号であるサンプル
ホールド回路22の出力と加算回路26で合成され、位相補
償フィルター11,スイッチ12を経てVCO13に供給され始め
ると、動作点自動設定回路の時定数で本来の遅延時間量
になるよう、VCOの発振周波数が自動的に変化し、第２
図におけるΔT1,ΔVd1の残留誤差を残すのみとなる。

Tm2領域においても同様に動作し、S4→S4′間のTd2は
VCO13の発振周波数が低いため設計値よりT2分だけ長く
なっているが、S6の時点ではΔT2,ΔVd2の残留誤差を残
すのみとなる。

以上のように、本実施例によれば、CCDの入力信号の
同期信号によって前記基準発生回路の出力をサンプルホ
ールドする第一の位相比較器と、CCDの出力信号の同期
信号によって前記基準発生回路の出力をサンプルホール
ドする第二の位相比較器とを備え、第一と第二の位相比
較器の差動出力により、CCD,VCOの動作点を自動設定し
無調整化すると共に、前記差動出力と前記第一または第
一と第二の位相比較器出力の合成信号により、CCDを通
過した信号のジッターを極めて微少レベルに抑えるとい
う時間軸補正装置（TBC）を構成することにより、極め
て良好な遅延動作,CCD伝達特性,TBC動作を、温度等の周
囲環境が変化した場合においても、実現することができ
るものである。さらにVCO部の設計も温度補償等が不要
となるため、簡素化することができるものである。

次に、本発明の第２の実施例について、図面を参照し
ながら説明する。

第３図は、本発明の第２の実施例を示すTBCのブロッ
ク図である。

同図において、27はバンドパスフィルターであり、CC
D6の入力信号の同期信号エッジによるサンプルホールド
回路23の出力が入力され、加算回路26に出力されてい
る。第３図におけるその他の構成要素は第１図と全く同
じであり、前述の動作点自動設定回路を構成しているCC
D6の入力信号のサンプルホールド回路の出力をそのまま
利用することによって、簡単なフィルターを追加するだ
けで、フィードバックループの負担を軽減し、高速応答
の可能なフィードフォワードループを構成することがで
きるものである。

次に、第４図を用いて、さらにその構成を簡略化した
第３の実施例について説明する。

28は位相補償フィルターであり、第１図，第３図のフ
ィルター11に相当する役割をするものであるが、インピ
ーダンス変換等、若干の構成要素の変更が必要である。
29はローパスフィルターであり、前述のフィルター25に
相当するが、同様に若干の変更が必要となる。

このように、差動回路のそれぞれの入力信号に必要な
特性を満たすためのフィルターを挿入することによって
も、より簡単な構成でVCOの動作点自動設定回路とフィ
ードフォワードループを兼ね備えたTBCを構成すること
ができるものである。

第５図は、第1,2,3の実施例の応用例であり、ジッタ
ー量が多い場合や、その他の理由によって、遅延時間を
前述の同期信号周期の２倍以上に設定する場合に有効と
なる方法である。

30は第二のCCDであり、第５図では前述のCCD6の前段
に挿入しているが、逆の場合でも同様に扱うことができ
る。このように、CCD30の直列に接続することによっ
て、その遅延時間を増すことができるが、若干の信号劣
化を各CCD30で伴うため、一般的には２〜３段迄であ
る。31はフィルター７と同様の特性を有するローパスフ
ィルターである。32は第二のCCD30の出力信号より同期
信号を分離する同期信号分離回路であり、パルス化回路
33を経て、サンプルホールド回路34のサンプリングパル
スとして供給されている。35は差動回路であり、第１図
における24と同様のものである。36はローパスフィルタ
ーであり、この場合は第１図と異なり、第二のCCD30に
よってジッター成分が十分小さく抑えられているため
に、ノイズ抑制程度のもので十分である。

37は加算回路であり、前述のジッター抑制のためのCC
Dを通っていない同期信号によるサンプルホールド回路2
3,バンドパスフィルター27を経たフィードフォワード系
の信号と加算合成され、位相補償回路11,スイッチ12を
経て、VCO13を制御するように構成されている。

このように構成することによって、第１図におけるロ
ーパスフィルターの基本波抑制ゲインを考慮する必要が
なくなるため、前述の動作点自動設定回路のゲインを一
層高くすることができ、各CCDにおける遅延時間を正確
に基準の同期信号周期と揃えることができ、第二のCCD
出力を1Hディレーラインとして扱うことも可能となり、
第１図に比べて増加した回路要素の欠点を十分補える新
しい機能を有することが可能となる。

なお、実施例においては、基準信号を三角波としてサ
ンプルホールド回路に供給したが、前述の再生された同
期信号によっても可能であり、その場合は、基準信号に
よるサンプリングパルスの発生回路や、必要に応じて、
各差動回路の入力極性や加算合成回路の極性などを変更
することによって実現することができる。

また、位相比較手段はサンプルホールド方式て説明し
たが、これは検出段の構成を簡単化するための提案は含
むが、再生信号のノイズによる誤動作を少なくするため
の配慮であり、位相比較手段の種類はこれに限定するも
のではない。

さらに、実施例では映像信号の同期信号を用いて説明
したが、本発明は、一定周期の周期信号を有しその同期
信号によってCCDやその他の遅延素子を制御して、信号
のジッターを補正する全ての装置に適用することができ
るものである。

発明の効果 以上のように、本発明によれば、基準信号とCCD等の
可変遅延素子の入力信号の同期信号とを位相比較する第
一の位相比較器と、可変遅延素子の出力信号の同期信号
と基準信号を位相比較する第二の位相比較器とを備え、
第一と第二の位相比較器の差動出力により、CCDとVCOの
動作点を自動設定し無調整化すると共に、差動出力と第
一または第一と第二の位相比較器出力の合成信号によ
り、可変遅延素子を通過した信号のジッターを極めて微
少レベルに抑えることができるものである。

また、２組の位相比較器を具現化するうえで、同一の
基準発生器をサンプルホールドすることによって、位相
比較感度のバラツキや温度変動等によるフィードバック
ループとフィードフォワードループのバランス変動が極
めて少なく、かつ極めて簡単な構成の二重ループの実現
を可能にすることができるものである。

【図面の簡単な説明】

第１図は本発明の第一の実施例の時間軸補正装置を示す
ブロック図、第２図は同実施例の動作説明のための波形
図、第３図は本発明の第二の実施例の時間軸補正装置を
示すブロック図、第４図は本発明の第三の実施例の時間
軸補正装置を示すブロック図、第５図は本発明の第四の
実施例の時間軸補正装置を示すブロック図、第６図は従
来例の時間軸補正装置を示すブロック図である。 １……ディスク、２……ディスクモータ、３……ピック
アップ、４……RFアンプ、５……復調回路、6,30……CC
D、７……ローパスフィルター、8,16,32……同期信号分
離回路、9,17……位相比較器、10……基準発生器、11,2
8……位相補償フィルター、12……スイッチ、13……VC
O、14……動作点設定回路、15,26,37……加算回路、18,
27……バンドパスフィルター、19……三角波発生回路、
20,21,33……パルス化回路、22,23,34……サンプルホー
ルド回路、24,35……差動回路、25,29,36……ローパス
フィルター。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】同期信号を含む映像信号等の信号を遅延さ
   せる可変遅延素子と、前記可変遅延素子の遅延量を制御
   する電圧制御発振器（VCO）等の遅延量制御手段と、前
   記同期信号の周期が本来あるべき周期の周波数を発生す
   る基準発生器と、前記可変遅延素子の入力信号より同期
   信号を分離する第一の同期分離回路と、前記可変遅延素
   子の出力信号より同期信号を分離する第二の同期分離回
   路と、前記基準発生器の出力により時間変動を電圧に変
   換するための三角波等を発生する基準波形発生器と、前
   記第一と第二の同期分離回路の出力をそれぞれパルス化
   する第一と第二のパルス発生回路と、前記同一の基準発
   生器の出力を第一と第二のパルス発生器でそれぞれサン
   プルホールドする第一と第二のサンプルホールド回路
   と、第一と第二のサンプルホールド回路出力の差をとる
   差動回路とを有し、前記差動回路の出力を第一のフィル
   ターを通して、前記第二のサンプルホールド回路の出力
   と加算合成する合成回路に供給し、前記合成回路の出力
   を第二のフィルターを通して、前記遅延量制御手段に入
   力するようにしたことを特徴とする時間軸補正装置。
2. 【請求項２】第一のサンプルホールド回路の出力を、第
   三のフィルターを通して合成回路により加算合成するこ
   とを特徴とする請求項（１）記載の時間軸補正装置。
3. 【請求項３】第二の可変遅延素子を可変遅延素子と直列
   に接続し、前記第二の可変遅延素子の出力信号より同期
   信号を分離する第三の同期分離回路と、第三の同期分離
   回路の出力をパルス化する第三のパルス化回路と、前記
   基準発生器の出力を第三のパルス化回路の出力でサンプ
   ルホールドする第三のサンプルホールド回路とを有し、
   第二と第三のサンプルホールド回路出力の差をとる第二
   の差動回路の出力と前記第一，第二，第三の少なくとも
   一つのサンプルホールド回路出力の合成信号によって前
   記遅延量制御手段を制御するようにしたことを特徴とす
   る請求項（１）記載の時間軸補正装置。