JPS6232784A - ビデオテ−プレコ−ダにおける時間軸変動補正方式 - Google Patents
ビデオテ−プレコ−ダにおける時間軸変動補正方式Info
- Publication number
- JPS6232784A JPS6232784A JP60172696A JP17269685A JPS6232784A JP S6232784 A JPS6232784 A JP S6232784A JP 60172696 A JP60172696 A JP 60172696A JP 17269685 A JP17269685 A JP 17269685A JP S6232784 A JPS6232784 A JP S6232784A
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- JP
- Japan
- Prior art keywords
- delay
- signal
- time control
- video signal
- control clock
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Television Signal Processing For Recording (AREA)
- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
く技術分野〉
本発明は、ビデオテープレコーダにおける再生ビデオ信
号の時間軸変動を除去するための時間軸変動補正方式に
関する。
号の時間軸変動を除去するための時間軸変動補正方式に
関する。
〈従来技術〉
一般に、放送用ビデオテープレコーダでは、ジッターあ
るいはスキュー歪等の時間軸変動の補正は、デジタルタ
イムベースコレクタ等の高価な装置によって行なわれて
いる。
るいはスキュー歪等の時間軸変動の補正は、デジタルタ
イムベースコレクタ等の高価な装置によって行なわれて
いる。
しかし、家庭用のビデオテープレコーダでは、コストの
面からこのような高価な装置は使用されておらず、時間
軸変動補正は、専らドラムサーボあるいはキャプスタン
サーボ等の機械的機構によって行なわれているにすぎず
、再生ビデオ信号自体についての補正は行なわれていな
い。このため、時間軸変動が充分に除去されず、再生画
面のゆれ、ひずみ、色ずれが生じる場合がある。特に、
ダブルアジマス４ヘツド方式のビデオテープレコーダで
は、高速ピクチャーサーチの際には、互いに異なるアジ
マス角の２つの磁気ヘッドからの再生出力の内、大きい
出力の側の磁気ヘッドに切換えて再生するために、前記
磁気ヘッドの切換点において、水平同期信号間隔が不連
続となり、スキュー歪が生じて見苦しい画面となる。
面からこのような高価な装置は使用されておらず、時間
軸変動補正は、専らドラムサーボあるいはキャプスタン
サーボ等の機械的機構によって行なわれているにすぎず
、再生ビデオ信号自体についての補正は行なわれていな
い。このため、時間軸変動が充分に除去されず、再生画
面のゆれ、ひずみ、色ずれが生じる場合がある。特に、
ダブルアジマス４ヘツド方式のビデオテープレコーダで
は、高速ピクチャーサーチの際には、互いに異なるアジ
マス角の２つの磁気ヘッドからの再生出力の内、大きい
出力の側の磁気ヘッドに切換えて再生するために、前記
磁気ヘッドの切換点において、水平同期信号間隔が不連
続となり、スキュー歪が生じて見苦しい画面となる。
〈発明の目的〉
本発明は、上述の点に鑑みて成されたものであって、ジ
ッターやスキュー歪等の時間軸変動補正を比較的簡単、
かつ、安価な構成で行なえるようにすることを目的とす
る。
ッターやスキュー歪等の時間軸変動補正を比較的簡単、
かつ、安価な構成で行なえるようにすることを目的とす
る。
〈発明の構成〉
本発明では、上述の目的を達成するために、再生ビデオ
信号に含まれる水平同期信号の時間軸変動を除去して位
相基準信号を生成する位相基準信号生成回路と、再生ビ
デオ信号に含まれる水平同期信号と前記位相基準信号と
の位相誤差を検出してその補正のための遅延時間制御用
クロックを出力する遅延時間制御用クロック発生回路と
、前記遅延時間制御用クロック発生回路における位相誤
差の検出から補正までの時間的なずれに対応する分だけ
再生ビデオ信号を遅延させる第２遅延回路と、この第２
遅延回路からの再生ビデオ信号を前゛記遅延時間制御用
クロック発生回路からの遅延時間制御用クロックに基づ
いて遅延させて時間軸変動が補正された再生ビデオ信号
を出力する第３遅延回路とを設けている。
信号に含まれる水平同期信号の時間軸変動を除去して位
相基準信号を生成する位相基準信号生成回路と、再生ビ
デオ信号に含まれる水平同期信号と前記位相基準信号と
の位相誤差を検出してその補正のための遅延時間制御用
クロックを出力する遅延時間制御用クロック発生回路と
、前記遅延時間制御用クロック発生回路における位相誤
差の検出から補正までの時間的なずれに対応する分だけ
再生ビデオ信号を遅延させる第２遅延回路と、この第２
遅延回路からの再生ビデオ信号を前゛記遅延時間制御用
クロック発生回路からの遅延時間制御用クロックに基づ
いて遅延させて時間軸変動が補正された再生ビデオ信号
を出力する第３遅延回路とを設けている。
〈実施例〉
以下、図面によって本発明の実施例について詳細に説明
する。第１図は本発明の一実施例の要部のブロック図で
あり、第２図は第１図の各部における水平同期信号のみ
を示す波形図である。
する。第１図は本発明の一実施例の要部のブロック図で
あり、第２図は第１図の各部における水平同期信号のみ
を示す波形図である。
本発明のビデオテープレコーダにおける時間軸変動補正
方式は、基本的には、図示しない磁気ヘッドおよび復調
器を介して与えられる再生ビデオ信号に含まれる水平同
期信号Ｓｌの時間軸変動を除去して位相基準信号Ｓ２を
生成する位相基準信号生成回路２と、再生ビデオ信号に
含まれる水平同期信号Ｓ１と前記位相基準信号Ｓ２との
位相誤差を検出してその位相誤差を補正するとともに、
この補正のための遅延時間制御用クロックＳ３を出力す
る遅延時間制御用クロック発生回路４と、この遅延時間
制御用クロック発生回路４における位相誤差の検出から
補正までの時間的なずれに対応する分だけ再生ビデオ信
号を遅延させる第２遅延回路としての第２ ＣＯＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄ ｅｖｉｃｅ）遅延
素子５と、この第２ＣＯＤ遅延素子５の出力を遅延時間
制御用クロック発生回路４からの遅延時間制御用クロッ
クＳ３に基づいて遅延させて時間軸変動が補正された再
生ビデオ信号を出力する第３遅延回路としての第３ＣＯ
Ｄ遅延素子６とを備えている。
方式は、基本的には、図示しない磁気ヘッドおよび復調
器を介して与えられる再生ビデオ信号に含まれる水平同
期信号Ｓｌの時間軸変動を除去して位相基準信号Ｓ２を
生成する位相基準信号生成回路２と、再生ビデオ信号に
含まれる水平同期信号Ｓ１と前記位相基準信号Ｓ２との
位相誤差を検出してその位相誤差を補正するとともに、
この補正のための遅延時間制御用クロックＳ３を出力す
る遅延時間制御用クロック発生回路４と、この遅延時間
制御用クロック発生回路４における位相誤差の検出から
補正までの時間的なずれに対応する分だけ再生ビデオ信
号を遅延させる第２遅延回路としての第２ ＣＯＤ （
Ｃｈａｒｇｅ Ｃｏｕｐｌｅｄ Ｄ ｅｖｉｃｅ）遅延
素子５と、この第２ＣＯＤ遅延素子５の出力を遅延時間
制御用クロック発生回路４からの遅延時間制御用クロッ
クＳ３に基づいて遅延させて時間軸変動が補正された再
生ビデオ信号を出力する第３遅延回路としての第３ＣＯ
Ｄ遅延素子６とを備えている。
位相基準信号生成回路２は、２つの信号間の位相誤差に
対応した電圧を出力する位相比較回路８と、この位相比
較回路８の出力から高周波成分やノイズを除くための低
域フィルタ（ＬＰＦ）９と、入力電圧に対応した周波数
で発振する電圧制御型発振器（ＶＣＯ）１０とから成る
。７は再生ビデオ信号から水平同期信号Ｓｌを分離する
同期分離回路である。同期分離回路７からの水平同期信
号Ｓｌは、第２図（Ａ）の実線と破線で示すようにジッ
ターやスキュー歪等の時間軸変動Ｔを有する。位相基準
信号生成回路２では、この時間軸変動Ｔを除去して第２
図（Ｂ）に示される位相基準信号Ｓ２を生成して遅延時
間制御用クロック発生回路４に与える。
対応した電圧を出力する位相比較回路８と、この位相比
較回路８の出力から高周波成分やノイズを除くための低
域フィルタ（ＬＰＦ）９と、入力電圧に対応した周波数
で発振する電圧制御型発振器（ＶＣＯ）１０とから成る
。７は再生ビデオ信号から水平同期信号Ｓｌを分離する
同期分離回路である。同期分離回路７からの水平同期信
号Ｓｌは、第２図（Ａ）の実線と破線で示すようにジッ
ターやスキュー歪等の時間軸変動Ｔを有する。位相基準
信号生成回路２では、この時間軸変動Ｔを除去して第２
図（Ｂ）に示される位相基準信号Ｓ２を生成して遅延時
間制御用クロック発生回路４に与える。
遅延時間制御用クロック発生回路４は、第１遅延回路と
しての第１ ＣＯＤ遅延素子３を有し、さらに、この第
１ＣＯＤ遅延素子３からの再生ビデオ信号から水平同期
信号Ｓｌを分離する同期分離回路１１と、位相基準信号
Ｓ２と水平同期信号Ｓ！との位相を比較して位相誤差に
対応する電圧を出力する位相比較回路１２と、この位相
比較回路１２の出力に対応した周波数で発振する電圧制
御型発振器１３と、この電圧制御型発振器１３の出力に
基づいて第１ＣＣＤ遅延素子３および第３ＣＣＤ遅延素
子６に遅延時間制御用クロックＳ３をそれぞれ出力する
駆動回路１４とから成る。
しての第１ ＣＯＤ遅延素子３を有し、さらに、この第
１ＣＯＤ遅延素子３からの再生ビデオ信号から水平同期
信号Ｓｌを分離する同期分離回路１１と、位相基準信号
Ｓ２と水平同期信号Ｓ！との位相を比較して位相誤差に
対応する電圧を出力する位相比較回路１２と、この位相
比較回路１２の出力に対応した周波数で発振する電圧制
御型発振器１３と、この電圧制御型発振器１３の出力に
基づいて第１ＣＣＤ遅延素子３および第３ＣＣＤ遅延素
子６に遅延時間制御用クロックＳ３をそれぞれ出力する
駆動回路１４とから成る。
第２ＣＯＤ遅延素子５は、遅延時間制御用クロック発生
回路４における位相誤差の検出から遅延時間制御用クロ
ックＳ３に基づく補正までの時間的なずれを解消するた
めに、その時間的ずれに対応する分（この実施例では、
ｌ水平期間）だけ再生ビデオ信号を遅延させて出力する
。この第２ＣＯＤ遅延素子５は、クロック発振器１５と
駆動回路１６とによって駆動制御される。
回路４における位相誤差の検出から遅延時間制御用クロ
ックＳ３に基づく補正までの時間的なずれを解消するた
めに、その時間的ずれに対応する分（この実施例では、
ｌ水平期間）だけ再生ビデオ信号を遅延させて出力する
。この第２ＣＯＤ遅延素子５は、クロック発振器１５と
駆動回路１６とによって駆動制御される。
第３ＣＯＤ遅延素子６は、第２ＣＣＤ遅延素子５からの
１水平期間遅延された再生ビデオ信号を遅延時間制御用
クロック発生回路４からの遅延時間制御用クロワクＳ３
に基づいて第１ＣＯＤ遅延素子３と同様に遅延させて時
間軸変動を除去した再生ビデオ信号を出力する。
１水平期間遅延された再生ビデオ信号を遅延時間制御用
クロック発生回路４からの遅延時間制御用クロワクＳ３
に基づいて第１ＣＯＤ遅延素子３と同様に遅延させて時
間軸変動を除去した再生ビデオ信号を出力する。
上記構成を有する時間軸変動補正方式において、例えば
、今、水平同期信号Ｓｌに第２図（Ｃ）に示されるよう
にスキュー歪（α）が生じているとすると、遅延時間制
御用クロック発生回路４は、このスキュー歪（α）のあ
る水平同期信号Ｓ４ど第２図（Ｂ）の位相基準信号Ｓ２
との位相誤差を検出してその誤差を補正するために駆動
回路１゛４を制御して遅延時間制御用クロックＳ４を形
成して第３ＣＯＤ遅延索子６に与えるとともに、第１ｃ
ｃＤ遅延素子３に与える。第１ＣＯＤ遅延素子３では、
この遅延時間制御用クロックＳ３に基づいて第２図（Ｄ
）に示されるようにスキュー歪の生じた水平期間ａの次
の水平期間すで補正を行なって水平同期信号Ｓ５として
出力する。この実施例では、第２図（Ｃ）（Ｄ）に示さ
れるように遅延時間制御用クロック発生回路４における
位相誤差の検出から第１ＣＯＤ遅延素子３による補正ま
でにｌ水平期間（ＩＨ）の時間的なずれが生じている。
、今、水平同期信号Ｓｌに第２図（Ｃ）に示されるよう
にスキュー歪（α）が生じているとすると、遅延時間制
御用クロック発生回路４は、このスキュー歪（α）のあ
る水平同期信号Ｓ４ど第２図（Ｂ）の位相基準信号Ｓ２
との位相誤差を検出してその誤差を補正するために駆動
回路１゛４を制御して遅延時間制御用クロックＳ４を形
成して第３ＣＯＤ遅延索子６に与えるとともに、第１ｃ
ｃＤ遅延素子３に与える。第１ＣＯＤ遅延素子３では、
この遅延時間制御用クロックＳ３に基づいて第２図（Ｄ
）に示されるようにスキュー歪の生じた水平期間ａの次
の水平期間すで補正を行なって水平同期信号Ｓ５として
出力する。この実施例では、第２図（Ｃ）（Ｄ）に示さ
れるように遅延時間制御用クロック発生回路４における
位相誤差の検出から第１ＣＯＤ遅延素子３による補正ま
でにｌ水平期間（ＩＨ）の時間的なずれが生じている。
第２ＣＯＤ遅延素子５は、このｌ水平期間の時間的なず
れに対応する分だけ再生ビデオ信号を遅延させて後述の
ようにスキュー歪の発生した水平期間と第３０ＣＤ遅延
素子６で補正する水平期間とを一致させる。したがって
、第２図（Ｃ）に示される水平同期信号Ｓ４は、この第
２ＣＯＤ遅延素子５によって１水平期間遅延されて第２
図（Ｅ）に示される水平同期信号Ｓ６となる。
れに対応する分だけ再生ビデオ信号を遅延させて後述の
ようにスキュー歪の発生した水平期間と第３０ＣＤ遅延
素子６で補正する水平期間とを一致させる。したがって
、第２図（Ｃ）に示される水平同期信号Ｓ４は、この第
２ＣＯＤ遅延素子５によって１水平期間遅延されて第２
図（Ｅ）に示される水平同期信号Ｓ６となる。
第３ＣＯＤ遅延素子６は、第２ＣＣＤ遅延素子５からの
再生ビデオ信号を遅延時間制御用クロック発生回路４か
らの遅延時間制御用クロックＳ３に基づいて第１ＣＯＤ
遅延素子３と同様に遅延させて位相誤差を補正した出力
を与える。第２ＣＯＤ遅延素子５では、第２図（Ｅ）に
示されるように１水平期間だけ遅延されているので、第
３ＣＣＤ遅延素子６からは第２図（Ｆ）の水平同期信号
Ｓ７のように時間軸変動の補正された再生ビデオ信号が
出力される。
再生ビデオ信号を遅延時間制御用クロック発生回路４か
らの遅延時間制御用クロックＳ３に基づいて第１ＣＯＤ
遅延素子３と同様に遅延させて位相誤差を補正した出力
を与える。第２ＣＯＤ遅延素子５では、第２図（Ｅ）に
示されるように１水平期間だけ遅延されているので、第
３ＣＣＤ遅延素子６からは第２図（Ｆ）の水平同期信号
Ｓ７のように時間軸変動の補正された再生ビデオ信号が
出力される。
〈発明の効果〉
以上のように本発明によれば、再生ビデオ信号に含まれ
る水平同期信号の時間軸変動を除去して位相基準信号を
生成する位相基準信号生成回路と、再生ビデオ信号に含
まれる水平同期信号と前記位相基準信号との位相誤差を
検出してその補正のための遅延時間制御用クロックを出
力する遅延時間制御用クロック発生回路と、面板遅延時
間制御用クロック発生回路における位相誤差の検出から
補正までの時間的にずれに対応する分だけ再生ビデオ信
号を遅延させる第２遅延回路と、この第２遅延回路から
の再生ビデオ信号を前記遅延時間制御用クロック発生回
路からの遅延時間制御用クロックに基づいて遅延させて
時間軸変動が補正された再生ビデオ信号を出力する第３
遅延回路とを設けたので、デジタルタイムベースコレク
タ等の高価な装置を使用することなく、比較的簡単、か
つ、安価な構成によって、再生ビデオ信号のジッターあ
るいはスキュー歪等の時間軸変動を除去することが可能
となる。
る水平同期信号の時間軸変動を除去して位相基準信号を
生成する位相基準信号生成回路と、再生ビデオ信号に含
まれる水平同期信号と前記位相基準信号との位相誤差を
検出してその補正のための遅延時間制御用クロックを出
力する遅延時間制御用クロック発生回路と、面板遅延時
間制御用クロック発生回路における位相誤差の検出から
補正までの時間的にずれに対応する分だけ再生ビデオ信
号を遅延させる第２遅延回路と、この第２遅延回路から
の再生ビデオ信号を前記遅延時間制御用クロック発生回
路からの遅延時間制御用クロックに基づいて遅延させて
時間軸変動が補正された再生ビデオ信号を出力する第３
遅延回路とを設けたので、デジタルタイムベースコレク
タ等の高価な装置を使用することなく、比較的簡単、か
つ、安価な構成によって、再生ビデオ信号のジッターあ
るいはスキュー歪等の時間軸変動を除去することが可能
となる。
特に、ダブルアジマス４ヘツド方式のビデオテープレコ
ーダに本発明を適用した場合には、高速ピクチャーサー
チの際に、スキュー歪のない見やすい画面となる。
ーダに本発明を適用した場合には、高速ピクチャーサー
チの際に、スキュー歪のない見やすい画面となる。
第１図は本発明の一実施例の要部のブロック図、第２図
は第１図の各部における水平同期信号の波形図である。 ２・・・位相基準信号生成回路、３・・第１ ＣＯＤ遅
延素子、４ ・遅延時間制御用クロック発生回路、５・
・・第２ＣＯＤ遅延素子、６・・・第３ＣＯＤ遅延素子
。
は第１図の各部における水平同期信号の波形図である。 ２・・・位相基準信号生成回路、３・・第１ ＣＯＤ遅
延素子、４ ・遅延時間制御用クロック発生回路、５・
・・第２ＣＯＤ遅延素子、６・・・第３ＣＯＤ遅延素子
。
Claims (1)
- （１）再生ビデオ信号に含まれる水平同期信号の時間軸
変動を除去して位相基準信号を生成する位相基準信号生
成回路と、 再生ビデオ信号をクロックに応答して遅延させる第１遅
延回路を有し、この第１遅延回路から出力される再生ビ
デオ信号に含まれる水平同期信号と前記位相基準信号と
の位相誤差を検出して前記第１遅延回路によってその位
相誤差を補正するとともに、該補正のための遅延時間制
御用クロックを出力する遅延時間制御用クロック発生回
路と、前記遅延時間制御用クロック発生回路における位
相誤差の検出から第１遅延回路による補正までの時間的
なずれに対応する分だけ再生ビデオ信号を遅延させる第
２遅延回路と、 この第２遅延回路からの再生ビデオ信号を前記遅延時間
制御用クロック発生回路からの遅延時間制御用クロック
に基づいて遅延させて時間軸変動が補正された再生ビデ
オ信号を出力する第３遅延回路とを備えることを特徴と
するビデオテープレコーダにおける時間軸変動補正方式
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172696A JPS6232784A (ja) | 1985-08-05 | 1985-08-05 | ビデオテ−プレコ−ダにおける時間軸変動補正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60172696A JPS6232784A (ja) | 1985-08-05 | 1985-08-05 | ビデオテ−プレコ−ダにおける時間軸変動補正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6232784A true JPS6232784A (ja) | 1987-02-12 |
Family
ID=15946656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60172696A Pending JPS6232784A (ja) | 1985-08-05 | 1985-08-05 | ビデオテ−プレコ−ダにおける時間軸変動補正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6232784A (ja) |
-
1985
- 1985-08-05 JP JP60172696A patent/JPS6232784A/ja active Pending
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