JP2547563B2 - 安定化装置 - Google Patents
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Classifications
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/44—Colour synchronisation
- H04N9/45—Generation or recovery of colour sub-carriers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
-
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- H03—ELECTRONIC CIRCUITRY
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- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop
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- Engineering & Computer Science (AREA)
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Processing Of Color Television Signals (AREA)
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、不安定なクロック信号により制御されるデ
ィジタルの位相ロックループにおける周波数の不安定性
を減少させる回路に関する。
ィジタルの位相ロックループにおける周波数の不安定性
を減少させる回路に関する。
発明の背景 ディジタルの位相ロックループ（PLL）は、周波数と
位相が基準信号に固定される振動信号を発生する可変の
ディジタル発振器を含んでいる。ディジタルのPLLによ
り発生される信号の周波数と位相は、基準信号の周波数
と位相だけでなく、ディジタル発振器に供給されるクロ
ック信号の周波数によって決まる。
位相が基準信号に固定される振動信号を発生する可変の
ディジタル発振器を含んでいる。ディジタルのPLLによ
り発生される信号の周波数と位相は、基準信号の周波数
と位相だけでなく、ディジタル発振器に供給されるクロ
ック信号の周波数によって決まる。
例えば、ライン固定のディジタル・テレビジョン受像
機において、クロミナンスの副搬送波信号を再生するた
めに使われるディジタルの位相ロックループを考えてみ
る。この種のシステムの一例は、“テレビジョンのクロ
ミナンス信号のディジタル復調もしくは変調装置”とい
う名称の米国特許第4,349,833号明細書中に開示されて
いる。簡単に説明すると、このシステムは、複合ビデオ
信号の色基準バースト成分に位相が固定されているディ
ジタルのクロミナンス色副搬送波信号を発生する離散時
間発振器（discrete time oscillator,DTOと略す。）を
含んでいる。この発振器（DTO）は、３つの要素、すな
わち、加算器、累算器レジスターおよび読出し専用メモ
リ（ROM）を含んでいる。累算器レジスターにより保持
される値は、クロック信号（CK）の各パルスの前縁と一
致して入力信号（In）により増加される。累算器レジス
ターの出力値はアドレスとしROMに供給される。このROM
は、累算器レジスターから供給されるアドレス値に応答
して、周期的な出力関数、例えば、正弦波のサンプルを
出力信号として発生するようにプログラムされている。
Ｍ−１が累算器レジスターに保持される最大値であり、
増分信号（In）が離散時間発振器（DTO）に供給される
ものとする。この発振器（DTO）により発生される信号
の周波数（DTO）は次式で表わされる。DTO ＝（In/M）CK （１） 離散時間発振器（DTO）がディジタルPLLに使われる
時、累算器レジスターに保持される値の範囲（すなわ
ち、累算器の法）およびクロック信号CKの周波数は不
変であるものとし、このDTOから発生される信号の周波
数はDTOの入力端子に供給される増分値Inを変えること
によってのみ変えられるものとする。先に示した米国特
許第4,349,833号明細書においては、DTOに供給される入
力信号は、このDTOにより発生される再構成の色副搬送
波信号および受信されたビデオ信号の色基準バースト信
号成分間で検出された位相差によって決まる。この位相
差信号は低域通過フィルタに供給され、このフィルタの
出力信号は、DTOから発生される信号の周波数および位
相がバースト信号に固定されたままでいるように、DTO
への入力値を変えるために使われる。
機において、クロミナンスの副搬送波信号を再生するた
めに使われるディジタルの位相ロックループを考えてみ
る。この種のシステムの一例は、“テレビジョンのクロ
ミナンス信号のディジタル復調もしくは変調装置”とい
う名称の米国特許第4,349,833号明細書中に開示されて
いる。簡単に説明すると、このシステムは、複合ビデオ
信号の色基準バースト成分に位相が固定されているディ
ジタルのクロミナンス色副搬送波信号を発生する離散時
間発振器（discrete time oscillator,DTOと略す。）を
含んでいる。この発振器（DTO）は、３つの要素、すな
わち、加算器、累算器レジスターおよび読出し専用メモ
リ（ROM）を含んでいる。累算器レジスターにより保持
される値は、クロック信号（CK）の各パルスの前縁と一
致して入力信号（In）により増加される。累算器レジス
ターの出力値はアドレスとしROMに供給される。このROM
は、累算器レジスターから供給されるアドレス値に応答
して、周期的な出力関数、例えば、正弦波のサンプルを
出力信号として発生するようにプログラムされている。
Ｍ−１が累算器レジスターに保持される最大値であり、
増分信号（In）が離散時間発振器（DTO）に供給される
ものとする。この発振器（DTO）により発生される信号
の周波数（DTO）は次式で表わされる。DTO ＝（In/M）CK （１） 離散時間発振器（DTO）がディジタルPLLに使われる
時、累算器レジスターに保持される値の範囲（すなわ
ち、累算器の法）およびクロック信号CKの周波数は不
変であるものとし、このDTOから発生される信号の周波
数はDTOの入力端子に供給される増分値Inを変えること
によってのみ変えられるものとする。先に示した米国特
許第4,349,833号明細書においては、DTOに供給される入
力信号は、このDTOにより発生される再構成の色副搬送
波信号および受信されたビデオ信号の色基準バースト信
号成分間で検出された位相差によって決まる。この位相
差信号は低域通過フィルタに供給され、このフィルタの
出力信号は、DTOから発生される信号の周波数および位
相がバースト信号に固定されたままでいるように、DTO
への入力値を変えるために使われる。
先に説明したように、この種のディジタルのPLLに対
する基本的な仮定は、クロック周波数が不変であるとい
うことである。クロック信号が、入力ビデオ信号の水平
ライン同期信号成分（ライン固定のPLL）に固定するPLL
により発生され、入力ビデオ信号がビデオテープレコー
ダー（VTR）やビデオディスクプレヤーのような非標準
の信号源から供給される場合、この仮定は有効でなくな
る。通常、非標準の信号源から供給される信号は、比較
的安定な同期信号成分を有するが、ラインからラインで
周波数が相当変化する水平ライン同期信号を有する。こ
の変動は、テープの伸び、ディスクの欠陥、あるいはビ
デオテープレコーダーやディスクプレヤーにおけるモー
ターの速度変動により生じる。ライン固定のPLLから発
生されるクロック信号の周波数は、水平ライン同期信号
の周波数変化に追従するように変わる。ライン固定のク
ロック信号を発生するPLLの時定数は、一般に、比較的
短く、例えば、10あるいは15の水平ライン期間の大きさ
である。この比較的短い時定数により、システムは変化
するライン周波数に速やかに追従することができ、１フ
ィールドもしくは１フレームに亘ってライン当りほぼ一
定のサンプル数を確保することができる。この機能は、
フィールドもしくはフレーム蓄積メモリを含んでいるテ
レビジョン信号処理システムにおいて望ましいものであ
る。
する基本的な仮定は、クロック周波数が不変であるとい
うことである。クロック信号が、入力ビデオ信号の水平
ライン同期信号成分（ライン固定のPLL）に固定するPLL
により発生され、入力ビデオ信号がビデオテープレコー
ダー（VTR）やビデオディスクプレヤーのような非標準
の信号源から供給される場合、この仮定は有効でなくな
る。通常、非標準の信号源から供給される信号は、比較
的安定な同期信号成分を有するが、ラインからラインで
周波数が相当変化する水平ライン同期信号を有する。こ
の変動は、テープの伸び、ディスクの欠陥、あるいはビ
デオテープレコーダーやディスクプレヤーにおけるモー
ターの速度変動により生じる。ライン固定のPLLから発
生されるクロック信号の周波数は、水平ライン同期信号
の周波数変化に追従するように変わる。ライン固定のク
ロック信号を発生するPLLの時定数は、一般に、比較的
短く、例えば、10あるいは15の水平ライン期間の大きさ
である。この比較的短い時定数により、システムは変化
するライン周波数に速やかに追従することができ、１フ
ィールドもしくは１フレームに亘ってライン当りほぼ一
定のサンプル数を確保することができる。この機能は、
フィールドもしくはフレーム蓄積メモリを含んでいるテ
レビジョン信号処理システムにおいて望ましいものであ
る。
しかしながら、この追従機能により、クロック信号の
周波数に相当の変動が生じ、色副搬送波信号を再生する
ためにディジタルのPLLを使うテレビジョン・システム
に色信号の歪みを発生させる。
周波数に相当の変動が生じ、色副搬送波信号を再生する
ためにディジタルのPLLを使うテレビジョン・システム
に色信号の歪みを発生させる。
複合ビデオ信号についての色副搬送波周波数は、送信
機、ビデオテープレコーダーもしくはディスクプレヤー
において水晶制御発振器により発生されるから、比較的
安定である。ビデオ信号中のカラー情報は、この色副搬
送波周波数に対して直角振幅変調されている。この信号
を復調するためには、PLLから発生される再生副搬送波
信号の周波数と位相が元の副搬送波信号の周波数と位相
によく一致していることが望ましい。標準の複合ビデオ
信号においては、色副搬送波信号が抑圧されるから、色
副搬送波信号を再生するPLLはビデオ信号の色基準ベー
スト成分に固定する。これらの成分は、各水平ラインの
小さな部分の間だけで生じる。従って、色副搬送波用PL
Lが比較的多数の水平ライン期間に亘って位相誤差を累
積し、測定された如何なる位相誤差も正確であって、ビ
デオ信号中の雑音が混入しないことを確実にすることが
望ましい。従って、色副搬送波用のPLLは、システムの
クロック信号を発生するライン固定のPLLよりずっと長
い時定数を有することが好ましい。この時定数は、例え
ば、１フレーム期間の大きさでよい。
機、ビデオテープレコーダーもしくはディスクプレヤー
において水晶制御発振器により発生されるから、比較的
安定である。ビデオ信号中のカラー情報は、この色副搬
送波周波数に対して直角振幅変調されている。この信号
を復調するためには、PLLから発生される再生副搬送波
信号の周波数と位相が元の副搬送波信号の周波数と位相
によく一致していることが望ましい。標準の複合ビデオ
信号においては、色副搬送波信号が抑圧されるから、色
副搬送波信号を再生するPLLはビデオ信号の色基準ベー
スト成分に固定する。これらの成分は、各水平ラインの
小さな部分の間だけで生じる。従って、色副搬送波用PL
Lが比較的多数の水平ライン期間に亘って位相誤差を累
積し、測定された如何なる位相誤差も正確であって、ビ
デオ信号中の雑音が混入しないことを確実にすることが
望ましい。従って、色副搬送波用のPLLは、システムの
クロック信号を発生するライン固定のPLLよりずっと長
い時定数を有することが好ましい。この時定数は、例え
ば、１フレーム期間の大きさでよい。
ループの時定数における差およびディジタルの色副搬
送波PLLから発生される信号の周波数がクロック信号の
周波数に依存するから、２つのPLLの組合わせにより、
再生された色副搬送波信号中に不安定性が生じる。この
不安定性により、色副搬送波用PLLは誤った周波数で固
定されることすらある。
送波PLLから発生される信号の周波数がクロック信号の
周波数に依存するから、２つのPLLの組合わせにより、
再生された色副搬送波信号中に不安定性が生じる。この
不安定性により、色副搬送波用PLLは誤った周波数で固
定されることすらある。
発明の概要 本発明、周波数が不安定な信号によりクロック制御さ
れるディジタル発振器により発生される信号の周波数を
安定化させる回路である。この安定化回路は、予め定め
られる周波数を有する信号を発生する発振器を含んでい
る。発振器の出力信号は、位相検出器、低域通過フィル
タおよび離散時間発振器を含んでいるディジタルPLLに
供給される。位相検出器は、予め定められる周波数の信
号を発生する発振器により発生される信号と離散時間発
振器により発生される信号とを比較し、２つの信号間の
位相差に比例する信号を発生する。この位相差の信号
は、クロック信号の周波数の不安定性に正確に追従する
のに十分な時定数を有する低域通過フィルタに供給され
る。この低域通過フィルタの出力信号は、補正信号とし
て離散時間発振器およびディジタル発振器に補正信号と
して供給される。
れるディジタル発振器により発生される信号の周波数を
安定化させる回路である。この安定化回路は、予め定め
られる周波数を有する信号を発生する発振器を含んでい
る。発振器の出力信号は、位相検出器、低域通過フィル
タおよび離散時間発振器を含んでいるディジタルPLLに
供給される。位相検出器は、予め定められる周波数の信
号を発生する発振器により発生される信号と離散時間発
振器により発生される信号とを比較し、２つの信号間の
位相差に比例する信号を発生する。この位相差の信号
は、クロック信号の周波数の不安定性に正確に追従する
のに十分な時定数を有する低域通過フィルタに供給され
る。この低域通過フィルタの出力信号は、補正信号とし
て離散時間発振器およびディジタル発振器に補正信号と
して供給される。
実施例 各図において、太い矢印は、多ビットの並列ディジタ
ル信号用のバスを表わし、細い矢印は、アナログ信号も
しくは単一ビットのディジタル信号を伝える結線を表わ
す。各装置の処理速度により、ある信号経路には補償用
遅延が必要である。個々のシステムにおいて、このよう
な遅延がどこで必要であるかは、ディジタル信号処理回
路を設計する分野の技術者は容易に理解することができ
る。
ル信号用のバスを表わし、細い矢印は、アナログ信号も
しくは単一ビットのディジタル信号を伝える結線を表わ
す。各装置の処理速度により、ある信号経路には補償用
遅延が必要である。個々のシステムにおいて、このよう
な遅延がどこで必要であるかは、ディジタル信号処理回
路を設計する分野の技術者は容易に理解することができ
る。
第1A図は、先に述べた型式の離散時間発振器（DTO）
を示し、加算器10、累算器レジスター20および読出し専
用メモリ（ROM）30を含んでいる。加算器10は、入力信
号（In）および累算器レジスター20の出力値（Ｖ）に応
答し、その合計を累算器レジスター20の入力に供給す
る。累算器レジスター20により保持される値は、クロッ
ク信号CKの各パルスの前縁と一致して入力信号により増
加される。累算器レジスター20の出力値は、このレジス
ター20から発生されるアドレス値に応答し、出力信号
（Out）として周期的出力関数（例えば、正弦波）を発
生するようにプログラムされているROM30にアドレスと
して供給される。
を示し、加算器10、累算器レジスター20および読出し専
用メモリ（ROM）30を含んでいる。加算器10は、入力信
号（In）および累算器レジスター20の出力値（Ｖ）に応
答し、その合計を累算器レジスター20の入力に供給す
る。累算器レジスター20により保持される値は、クロッ
ク信号CKの各パルスの前縁と一致して入力信号により増
加される。累算器レジスター20の出力値は、このレジス
ター20から発生されるアドレス値に応答し、出力信号
（Out）として周期的出力関数（例えば、正弦波）を発
生するようにプログラムされているROM30にアドレスと
して供給される。
DTOにより発生される信号の周波数（DTO）は、先に
説明したように次式で表わされる。DTO ＝（In/M）CK In/M＝1/4のとき、DTOにより発生される信号“V"および
“Out"の例が、第1B図および第1C図にそれぞれ示されて
いる。第1C図に示す正弦波形上の各点は、累算器レジス
ター20で発生されるアドレス“V"（第1B図に示す）に応
答するROM30により発生される出力値を表わす。
説明したように次式で表わされる。DTO ＝（In/M）CK In/M＝1/4のとき、DTOにより発生される信号“V"および
“Out"の例が、第1B図および第1C図にそれぞれ示されて
いる。第1C図に示す正弦波形上の各点は、累算器レジス
ター20で発生されるアドレス“V"（第1B図に示す）に応
答するROM30により発生される出力値を表わす。
第２図は、第１のPLL200および第２のPLL250をそれぞ
れ含んでいるテレビジョン信号処理システムの一部のブ
ロック図である。PLL200は、入ってくるビデオ信号の水
平ライン同期信号成分に位相固定されるサンプリング・
クロック信号CKを発生する。PLL250は、サンプリング・
クロック信号CKによりクロック制御されるディジタルの
PLLであって、色副搬送波信号を表わすディジタル信号
を予め定められる位相で発生し、かつこの信号に対して
直角位相の関係にある信号を発生する。これら２つの信
号は、入ってくるビデオ信号のクロミナンス信号成分を
同期的に復調するために使われ、直角関係にある２つの
色差信号を発生する。
れ含んでいるテレビジョン信号処理システムの一部のブ
ロック図である。PLL200は、入ってくるビデオ信号の水
平ライン同期信号成分に位相固定されるサンプリング・
クロック信号CKを発生する。PLL250は、サンプリング・
クロック信号CKによりクロック制御されるディジタルの
PLLであって、色副搬送波信号を表わすディジタル信号
を予め定められる位相で発生し、かつこの信号に対して
直角位相の関係にある信号を発生する。これら２つの信
号は、入ってくるビデオ信号のクロミナンス信号成分を
同期的に復調するために使われ、直角関係にある２つの
色差信号を発生する。
第２図において、複合ビデオ信号源210は、例えば、
通常のディジタル・テレビジョン受像機におけるチュー
ナ、中間周波増幅器、ビデオ検波器およびアナログ・デ
ィジタル変換器を含んでおり、ディジタル化された複合
ビデオ信号を同期分離器212に供給する。同期分離器212
は、例えば、複合ビデオ信号の水平ライン同期信号成分
を表わす信号H SYNCを発生する。信号H SYNCは位相比較
器214の第１の入力端子に供給される。内部的に発生さ
れる水平ライン同期信号HSは、位相比較器214の第２の
入力端子に供給される。信号HSを発生する回路について
は以下に説明する。位相比較器214は、例えば、“符号
出力および大きさ出力を発生するディジタルの位相比較
器回路”という名称の米国特許第4,506,175号明細書に
開示されている回路と同様のものでよい。位相比較器21
4により発生される信号は、例えば、パルス信号H SYNC
およびHSの各前縁間の時間遅延である。この信号は、H
SYNCパルスの前縁がHSパルスの前縁より先に生じると正
の値をとり、H SYNCパルスの前縁がHSパルスの前縁より
後に生じると負の値をとる。
通常のディジタル・テレビジョン受像機におけるチュー
ナ、中間周波増幅器、ビデオ検波器およびアナログ・デ
ィジタル変換器を含んでおり、ディジタル化された複合
ビデオ信号を同期分離器212に供給する。同期分離器212
は、例えば、複合ビデオ信号の水平ライン同期信号成分
を表わす信号H SYNCを発生する。信号H SYNCは位相比較
器214の第１の入力端子に供給される。内部的に発生さ
れる水平ライン同期信号HSは、位相比較器214の第２の
入力端子に供給される。信号HSを発生する回路について
は以下に説明する。位相比較器214は、例えば、“符号
出力および大きさ出力を発生するディジタルの位相比較
器回路”という名称の米国特許第4,506,175号明細書に
開示されている回路と同様のものでよい。位相比較器21
4により発生される信号は、例えば、パルス信号H SYNC
およびHSの各前縁間の時間遅延である。この信号は、H
SYNCパルスの前縁がHSパルスの前縁より先に生じると正
の値をとり、H SYNCパルスの前縁がHSパルスの前縁より
後に生じると負の値をとる。
位相比較器214により発生される信号は低域通過フィ
ルタ216に供給される。フィルタ216はPLL200のループフ
ィルタである。このフィルタの一構成例が第４図に示さ
れている。第４図において、入力信号は、入力値にスケ
ール係数KPを掛けるスケーリング回路410に供給され
る。スケーリング回路410により発生されるディジタル
信号は、加算器450の第１の入力ポートに供給される。
このフィルタへの入力信号は加算器420の第１の入力ポ
ートにも供給される。加算器420は、遅延要素430と共に
積分器を構成する。加算器420の出力ポートは遅延要素4
30の入力ポートに接続され、遅延要素430の出力ポート
は加算器420の第２の入力ポートに接続される。遅延要
素430は、例えば、信号CLK（すなわち、水平ライン同期
信号HS）によりクロック制御される同期式のラッチであ
り、信号CLKの１周期のサンプル遅延期間を与える。遅
延要素430により与えられる信号は、積分された入力信
号（すなわち、H SYNCおよびHS間の位相差を積分したも
の）である。この信号は、積分された信号に係数KIを掛
けるスケーリング回路440に供給される。スケーリング
回路440の出力信号は加算器450の第２の入力ポートに供
給される。加算器450から発生される信号が低域通過フ
ィルタの出力信号である。第４図に示す低域フィルタ
は、通常の比例項に積分制御を加えた回路網のディジタ
ルの一実施例である。ここで、係数KPおよびKIは、回路
網の比例利得および積分利得にそれぞれ対応する。係数
KPおよびKIの値は、PLLについての所望の時定数と減衰
率、およびループ中の他の要素の利得によって決まる。
この種のフィルタは、通常、PLLにおいてループフィル
タとして使われる。
ルタ216に供給される。フィルタ216はPLL200のループフ
ィルタである。このフィルタの一構成例が第４図に示さ
れている。第４図において、入力信号は、入力値にスケ
ール係数KPを掛けるスケーリング回路410に供給され
る。スケーリング回路410により発生されるディジタル
信号は、加算器450の第１の入力ポートに供給される。
このフィルタへの入力信号は加算器420の第１の入力ポ
ートにも供給される。加算器420は、遅延要素430と共に
積分器を構成する。加算器420の出力ポートは遅延要素4
30の入力ポートに接続され、遅延要素430の出力ポート
は加算器420の第２の入力ポートに接続される。遅延要
素430は、例えば、信号CLK（すなわち、水平ライン同期
信号HS）によりクロック制御される同期式のラッチであ
り、信号CLKの１周期のサンプル遅延期間を与える。遅
延要素430により与えられる信号は、積分された入力信
号（すなわち、H SYNCおよびHS間の位相差を積分したも
の）である。この信号は、積分された信号に係数KIを掛
けるスケーリング回路440に供給される。スケーリング
回路440の出力信号は加算器450の第２の入力ポートに供
給される。加算器450から発生される信号が低域通過フ
ィルタの出力信号である。第４図に示す低域フィルタ
は、通常の比例項に積分制御を加えた回路網のディジタ
ルの一実施例である。ここで、係数KPおよびKIは、回路
網の比例利得および積分利得にそれぞれ対応する。係数
KPおよびKIの値は、PLLについての所望の時定数と減衰
率、およびループ中の他の要素の利得によって決まる。
この種のフィルタは、通常、PLLにおいてループフィル
タとして使われる。
第２図を参照すると、フィルタ216から発生され、低
域通過の濾波を受けた位相差信号は、ディジタル・アナ
ログ変換器（以下、DA変換器という。）218に供給され
る。DA変換器218は、濾波された位相差信号を表わすア
ナログの電圧値を発生し、この値を水平ライン周波数で
電圧制御発振器（以下、VCOという。）220に供給する。
通常設計のVCO220は、サンプリング・クロック信号を発
生する。VCO220は、Ｒ×Hなる自走周波数を有するよ
うに同調される。この実施例において、Ｒは、色副搬送
波周波数の倍数に近い、水平ライン周波数Hの高調波
の順序数である。例えば、NTSC方式の場合、色副搬送波
信号の周波数SCは、水平ライン周波数の1/2の455番目
の高調波であり、サンプリング・クロック信号の周波数
CKは色副搬送波信号の周波数の４倍、すなわち４SC
である。従ってこの実施例で使われるVCOは、水平ライ
ン周波数の約910倍（Ｒ＝910）の自走周波数を有する。
域通過の濾波を受けた位相差信号は、ディジタル・アナ
ログ変換器（以下、DA変換器という。）218に供給され
る。DA変換器218は、濾波された位相差信号を表わすア
ナログの電圧値を発生し、この値を水平ライン周波数で
電圧制御発振器（以下、VCOという。）220に供給する。
通常設計のVCO220は、サンプリング・クロック信号を発
生する。VCO220は、Ｒ×Hなる自走周波数を有するよ
うに同調される。この実施例において、Ｒは、色副搬送
波周波数の倍数に近い、水平ライン周波数Hの高調波
の順序数である。例えば、NTSC方式の場合、色副搬送波
信号の周波数SCは、水平ライン周波数の1/2の455番目
の高調波であり、サンプリング・クロック信号の周波数
CKは色副搬送波信号の周波数の４倍、すなわち４SC
である。従ってこの実施例で使われるVCOは、水平ライ
ン周波数の約910倍（Ｒ＝910）の自走周波数を有する。
VCO220の正弦波出力信号は、ＲHに等しい周波数
CKを有する方形波クロック信号CKを発生するシュミット
・トリガー回路221に供給される。信号CKは分周器222に
供給される。分周器222は、信号CKの周波数をＲで割
り、Hにほぼ等しい周波数を有する信号HSを発生す
る。先に説明したように、信号HSは位相比較器214の第
２の入力端子に供給される。
CKを有する方形波クロック信号CKを発生するシュミット
・トリガー回路221に供給される。信号CKは分周器222に
供給される。分周器222は、信号CKの周波数をＲで割
り、Hにほぼ等しい周波数を有する信号HSを発生す
る。先に説明したように、信号HSは位相比較器214の第
２の入力端子に供給される。
分周器222は、例えば、910の計数値になるとリセット
されるように構成される10ビットのカウンタ（図示せ
ず）を含んでいる。分周器222は、このカウンタに結合
され、バースト期間の始まりと終りに対応する計数値を
検出し、各水平ライン期間における計数値によって決ま
る時間間隔を測るバースト・ゲート信号BGを発生する回
路要素（図示せず）も含んでいる。
されるように構成される10ビットのカウンタ（図示せ
ず）を含んでいる。分周器222は、このカウンタに結合
され、バースト期間の始まりと終りに対応する計数値を
検出し、各水平ライン期間における計数値によって決ま
る時間間隔を測るバースト・ゲート信号BGを発生する回
路要素（図示せず）も含んでいる。
PLL200は、非標準信号の変化するライン周波数に追従
するクロック信号CKを発生し、ライン当りほぼ一定数の
サンプリング・クロック・パルスを発生させる。本実施
例にいおて、位相比較器214、低域フィルタ216、DA変換
器218、VCO220、シュミット・トリガー回路221および分
周器222の利得因子は、フィルタの時定数が約15水平ラ
イン期間であり、減衰定数が２となるように選定され
る。これらの利得値は、PLLに使われる回路要素によっ
て決まり、位相ロックループの設計分野の当業者は容易
に計算することができる。利得値、減衰定数およびPLL
の時定数間の関係に関する説明については、1953年８月
に発行された、アイ・アール・イーのプロシーディング
（Proceeding of the IRE）の第1043頁−1048頁に掲載
された、グルーエン・ダブリュー・ジェイ（Gruen,W.
J）氏による“自動周波数制御による同期理論”（Theor
y of AFC Synchronization）という論文を参照された
い。
するクロック信号CKを発生し、ライン当りほぼ一定数の
サンプリング・クロック・パルスを発生させる。本実施
例にいおて、位相比較器214、低域フィルタ216、DA変換
器218、VCO220、シュミット・トリガー回路221および分
周器222の利得因子は、フィルタの時定数が約15水平ラ
イン期間であり、減衰定数が２となるように選定され
る。これらの利得値は、PLLに使われる回路要素によっ
て決まり、位相ロックループの設計分野の当業者は容易
に計算することができる。利得値、減衰定数およびPLL
の時定数間の関係に関する説明については、1953年８月
に発行された、アイ・アール・イーのプロシーディング
（Proceeding of the IRE）の第1043頁−1048頁に掲載
された、グルーエン・ダブリュー・ジェイ（Gruen,W.
J）氏による“自動周波数制御による同期理論”（Theor
y of AFC Synchronization）という論文を参照された
い。
信号源210からの複合ビデオ信号は、Y/C分離フィルタ
回路230にも供給される。フィルタ回路230は、例えば、
複合ビデオ信号からルミナンス信号成分とクロミナンス
信号成分をそれぞれ分離する低域通過フィルタおよび帯
域通過フィルタを含んでいる。ルミナンス信号およびク
ロミナンス信号は、フィルタ回路230の出力バスYBおよ
びCBにそれぞれ得られる。
回路230にも供給される。フィルタ回路230は、例えば、
複合ビデオ信号からルミナンス信号成分とクロミナンス
信号成分をそれぞれ分離する低域通過フィルタおよび帯
域通過フィルタを含んでいる。ルミナンス信号およびク
ロミナンス信号は、フィルタ回路230の出力バスYBおよ
びCBにそれぞれ得られる。
分離されたクロミナンス成分は乗算器232および234に
供給される。この乗算器232および234は、PLL250により
発生される信号を使って、クロミナンス信号を直角位相
関係にある２つのベースバンドの色差信号、例えば、Ｉ
およびＱに復調する。
供給される。この乗算器232および234は、PLL250により
発生される信号を使って、クロミナンス信号を直角位相
関係にある２つのベースバンドの色差信号、例えば、Ｉ
およびＱに復調する。
色差信号は位相誤差検出器236に供給される。位相誤
差検出器236は、復調された色基準バースト信号の位相
および基準の位相値間の差を表わす出力信号を発生す
る。位相誤差検出器236は、例えば、バースト期間の
間、ベースバンドのＩおよびＱのサンプル値を別々に累
積し、且つ累積したＩの値を累積したＱの値で割ってＩ
およびＱのサンプルのサンプリング時点に対するバース
ト信号の位相を表わす値を発生する回路（図示せず）を
含んでいる。これらの値は所望のバースト位相を表わす
基準値から引き算され、PLL250を制御する位相誤差値を
発生する。検出器236から発生される位相誤差値は低域
通過フィルタ238に供給される。低域フィルタ238は、PL
L200により発生される信号HSによりクロック制御され、
比例利得因子KPおよび積分利得因子K1の各値を別にすれ
ば、低域フィルタ216と同様なものである。低域フィル
タ238から発生される濾波済みの位相誤差信号Ａは、加
算器240の一方の入力ポートに供給される。値供給源242
から供給される一定の増分値K1は、加算器240の他方の
入力ポートに供給される。加算器240から発生される信
号Ｂは、入力増分値として離散時間発振器252に供給さ
れる。この離散時間発振器は、加算器244、累算器レジ
スター246およびアドレス入力ポートに供給される値の
２πラジアンに正規化された余弦および正弦を第１およ
び第２の各出力ポートに発生するようにプログラムされ
ているROM248を含んでいる。この実施例において、２π
SCｔの余弦および正弦の各信号は、先に説明したよう
に、クロミナンス信号を同期的に復調し、直角位相関係
にある２つの色差信号を再生するために、乗算器232お
よび234にそれぞれ供給される。
差検出器236は、復調された色基準バースト信号の位相
および基準の位相値間の差を表わす出力信号を発生す
る。位相誤差検出器236は、例えば、バースト期間の
間、ベースバンドのＩおよびＱのサンプル値を別々に累
積し、且つ累積したＩの値を累積したＱの値で割ってＩ
およびＱのサンプルのサンプリング時点に対するバース
ト信号の位相を表わす値を発生する回路（図示せず）を
含んでいる。これらの値は所望のバースト位相を表わす
基準値から引き算され、PLL250を制御する位相誤差値を
発生する。検出器236から発生される位相誤差値は低域
通過フィルタ238に供給される。低域フィルタ238は、PL
L200により発生される信号HSによりクロック制御され、
比例利得因子KPおよび積分利得因子K1の各値を別にすれ
ば、低域フィルタ216と同様なものである。低域フィル
タ238から発生される濾波済みの位相誤差信号Ａは、加
算器240の一方の入力ポートに供給される。値供給源242
から供給される一定の増分値K1は、加算器240の他方の
入力ポートに供給される。加算器240から発生される信
号Ｂは、入力増分値として離散時間発振器252に供給さ
れる。この離散時間発振器は、加算器244、累算器レジ
スター246およびアドレス入力ポートに供給される値の
２πラジアンに正規化された余弦および正弦を第１およ
び第２の各出力ポートに発生するようにプログラムされ
ているROM248を含んでいる。この実施例において、２π
SCｔの余弦および正弦の各信号は、先に説明したよう
に、クロミナンス信号を同期的に復調し、直角位相関係
にある２つの色差信号を再生するために、乗算器232お
よび234にそれぞれ供給される。
定常状態において、復調されたバースト信号の位相値
および基準の位相値間に差がなければ、離散時間発振器
（DTO）252から発生される信号の周波数は、累算器レジ
スター246におけるビットの数、値供給源242から供給さ
れる増分値K1およびクロック信号CKの周波数によって決
まる。累算器レジスター246が20ビットのレジスターで
あり、クロック信号CKの周波数が４SCに等しいものと
すると、262,144（すなわち、218）に等しいK1はSCの
周波数を有する出力信号を発生する。動的な動作におい
て、バースト位相が基準位相と一致しないと、位相誤差
検出器236により発生される位相誤差値は低域フィルタ2
38により累積され、補正項を発生する。この補正項は、
加算器240により値K1に加算され、位相誤差を減少させ
る傾向にDTO252の周波数を変化させる。
および基準の位相値間に差がなければ、離散時間発振器
（DTO）252から発生される信号の周波数は、累算器レジ
スター246におけるビットの数、値供給源242から供給さ
れる増分値K1およびクロック信号CKの周波数によって決
まる。累算器レジスター246が20ビットのレジスターで
あり、クロック信号CKの周波数が４SCに等しいものと
すると、262,144（すなわち、218）に等しいK1はSCの
周波数を有する出力信号を発生する。動的な動作におい
て、バースト位相が基準位相と一致しないと、位相誤差
検出器236により発生される位相誤差値は低域フィルタ2
38により累積され、補正項を発生する。この補正項は、
加算器240により値K1に加算され、位相誤差を減少させ
る傾向にDTO252の周波数を変化させる。
先に説明したように、雑音の影響を減少させ、また同
期復調する乗算器232および234に供給される信号に対し
て高レベルの位相精度を与えるためには、PLL250の時定
数が比較的長いことが望ましい。この実施例において、
例えば、PLL250中の各種の回路要素の利得因子は、約１
フレーム期間（NTSC信号の場合、1/30秒）のループ時定
数を発生する値に設定される。PLL250の時定数がPLL200
の時定数よりずっと長いから、PLL250は、クロック信号
CKの周波数の変化により引き起こされる再生色副搬送波
信号中の周波数変化に追従することができないことがあ
る。第２図に示すシステムにおける、この問題点によ
り、ＩおよびＱの色差信号中にランダム誤差が発生され
たり、PLL250により、ライン周波数の間違った高調波に
固定された、間違った周波数を有する色副搬送波信号が
発生されたりする。
期復調する乗算器232および234に供給される信号に対し
て高レベルの位相精度を与えるためには、PLL250の時定
数が比較的長いことが望ましい。この実施例において、
例えば、PLL250中の各種の回路要素の利得因子は、約１
フレーム期間（NTSC信号の場合、1/30秒）のループ時定
数を発生する値に設定される。PLL250の時定数がPLL200
の時定数よりずっと長いから、PLL250は、クロック信号
CKの周波数の変化により引き起こされる再生色副搬送波
信号中の周波数変化に追従することができないことがあ
る。第２図に示すシステムにおける、この問題点によ
り、ＩおよびＱの色差信号中にランダム誤差が発生され
たり、PLL250により、ライン周波数の間違った高調波に
固定された、間違った周波数を有する色副搬送波信号が
発生されたりする。
この問題点を更に完全に理解するために、PLLの補正
信号ＡおよびＢについて考えてみる。テレビジョン受像
機に供給される信号が、標準源（例えば、放送信号）か
らのものであり、PLL250が色基準バースト信号に固定さ
れていると、クロック信号CKおよびDTO252により発生さ
れる再生副搬送波信号は、それぞれ公称周波数CK nom
およびSC nomである。従って、（１）式は次式のよう
に書き直される。
信号ＡおよびＢについて考えてみる。テレビジョン受像
機に供給される信号が、標準源（例えば、放送信号）か
らのものであり、PLL250が色基準バースト信号に固定さ
れていると、クロック信号CKおよびDTO252により発生さ
れる再生副搬送波信号は、それぞれ公称周波数CK nom
およびSC nomである。従って、（１）式は次式のよう
に書き直される。
In/M＝SC nom/CK nom （２） 第２図に関連させると、入力増分信号Inは補正信号Ｂに
対応する。PLL250がバーストに固定されると、信号Ａは
零の値になる。この場合、DTO252に供給される入力増分
信号Ｂは値K1である。従って、次式が得られる。
対応する。PLL250がバーストに固定されると、信号Ａは
零の値になる。この場合、DTO252に供給される入力増分
信号Ｂは値K1である。従って、次式が得られる。
Ｂ＝K1＝ＭSC nom/CK nom （３） 非固定の状態において、DTO252により発生される信号
の周波数は、SC nomと或る値ΔSCだけ異なり、信号
Ａは零でない。この場合、（３）式は次式のようにな
る。
の周波数は、SC nomと或る値ΔSCだけ異なり、信号
Ａは零でない。この場合、（３）式は次式のようにな
る。
Ｂ＝Ａ＋K1＝Ｍ（SC nom＋ΔSC）／CK nom（４） （４）式から次式が得られる。
Ａ＝ＭΔSC／CK nom （５） ＢがDTO252への入力増分信号であるから、（１）式に
（４）式を代入すると次式が得られる。DTO252 ＝（SC nom＋ΔSC）CK／CK nom（６） 従って、PLL250が色バースト信号に固定され、ΔSCの
項が零になったとしても、DTO252により発生される信号
の周波数は、実際のクロック周波数を公称クロック周波
数で割った因子CK／CK nomだけ変化する。
（４）式を代入すると次式が得られる。DTO252 ＝（SC nom＋ΔSC）CK／CK nom（６） 従って、PLL250が色バースト信号に固定され、ΔSCの
項が零になったとしても、DTO252により発生される信号
の周波数は、実際のクロック周波数を公称クロック周波
数で割った因子CK／CK nomだけ変化する。
第３図は、本発明を具体化する回路のブロック図であ
る。この回路は信号Ｂを変更し、DTO252により発生され
る信号をCKの変化とほぼ無関係にさせる入力増分信号
である信号Ｂ′を発生する。
る。この回路は信号Ｂを変更し、DTO252により発生され
る信号をCKの変化とほぼ無関係にさせる入力増分信号
である信号Ｂ′を発生する。
第３図の回路は、共振水晶312によって決まる周波数
xtlを有する正弦波システム信号を発生する発振器310
を含んでいる。この発振器310により発生される信号の
周波数は必要に応じて付加される調整回路330（破線で
示す）により微調整される。発振器310の出力信号は、
アナログ・ディジタル変換器（以下、AD変換器とい
う。）314に供給される。AD変換器314は、例えば、４ビ
ットのフラッシュ形のAD変換器で、クロック信号CKによ
って決まる時点で正弦波信号を標本化し、位相検出器31
6に供給されるディジタル信号を発生する。PLL300は、
位相検出器316の外に低域通過フィルタ318、加算器32
0、ディジタル値源322、および加算器324、累算器レジ
スター326、ROM327を含むDTO302を含んでいる。このPLL
300は、例えば、発振器310から発生される基準信号に、
周波数および位相が固定されている４ビットのディジタ
ル信号をROM327の出力ポートに発生する。位相検出器31
6は、ROM327から発生される信号とAD変換器314から発生
される信号を比較する。最初にPLL300が基準信号に固定
された後、位相検出器316により発生される位相差信号
は、クロック信号によって引き起こされる位相変化を表
わす。この位相差信号は低域フィルタ318に供給され
る。フィルタ318はPLL300のループフィルタであって、
例えば、先に説明した低域フィルタ216および238と同じ
設計のものでよい。フィルタ318の積分利得因子および
比例利得因子は、ループ中の他の要素の利得定数と一緒
に、PLL200の時定数以下であるか、もしくはそれにほぼ
等しいループ時定数（すなわち、15水平ライン期間）を
与えるように定められる。フィルタ318から発生される
濾波済みの位相差信号は、一定値源322からのディジタ
ルの一定値K2に加算器320により加算される。加算器320
から発生される信号は、先に説明したように、入力増分
信号としてDTO302に供給される。DTO302の出力信号は帰
還ループを完成させるために位相検出器316に供給され
る。
xtlを有する正弦波システム信号を発生する発振器310
を含んでいる。この発振器310により発生される信号の
周波数は必要に応じて付加される調整回路330（破線で
示す）により微調整される。発振器310の出力信号は、
アナログ・ディジタル変換器（以下、AD変換器とい
う。）314に供給される。AD変換器314は、例えば、４ビ
ットのフラッシュ形のAD変換器で、クロック信号CKによ
って決まる時点で正弦波信号を標本化し、位相検出器31
6に供給されるディジタル信号を発生する。PLL300は、
位相検出器316の外に低域通過フィルタ318、加算器32
0、ディジタル値源322、および加算器324、累算器レジ
スター326、ROM327を含むDTO302を含んでいる。このPLL
300は、例えば、発振器310から発生される基準信号に、
周波数および位相が固定されている４ビットのディジタ
ル信号をROM327の出力ポートに発生する。位相検出器31
6は、ROM327から発生される信号とAD変換器314から発生
される信号を比較する。最初にPLL300が基準信号に固定
された後、位相検出器316により発生される位相差信号
は、クロック信号によって引き起こされる位相変化を表
わす。この位相差信号は低域フィルタ318に供給され
る。フィルタ318はPLL300のループフィルタであって、
例えば、先に説明した低域フィルタ216および238と同じ
設計のものでよい。フィルタ318の積分利得因子および
比例利得因子は、ループ中の他の要素の利得定数と一緒
に、PLL200の時定数以下であるか、もしくはそれにほぼ
等しいループ時定数（すなわち、15水平ライン期間）を
与えるように定められる。フィルタ318から発生される
濾波済みの位相差信号は、一定値源322からのディジタ
ルの一定値K2に加算器320により加算される。加算器320
から発生される信号は、先に説明したように、入力増分
信号としてDTO302に供給される。DTO302の出力信号は帰
還ループを完成させるために位相検出器316に供給され
る。
以下に、PLL300の動作を更に詳細に分析する。基準信
号の周波数xtlは、それが水晶制御発振器により発生
されるから、ほぼ一定である。従って、位相検出器316
により発生される位相差信号および低域フィルタ318に
より発生される位相補正信号は、水晶発振器310により
発生される信号に関して、DTO302により発生される信号
中の周波数差および位相差に比例する。これらの周波数
差および位相差は、クロック信号CKにおける周波数の不
安定性によって引き起こされる。従って、信号源210を
介して受信される信号が標準の信号源からのものであれ
ば、低域フィルタ318の出力信号Ｃは零の値であり、DTO
302への入力増分信号は、一定値源322から供給されるデ
ィジタル値K2である。PLL250に関連して先に説明したも
のと同様な分析を使うと、値K2は（７）式で表わされ
る。
号の周波数xtlは、それが水晶制御発振器により発生
されるから、ほぼ一定である。従って、位相検出器316
により発生される位相差信号および低域フィルタ318に
より発生される位相補正信号は、水晶発振器310により
発生される信号に関して、DTO302により発生される信号
中の周波数差および位相差に比例する。これらの周波数
差および位相差は、クロック信号CKにおける周波数の不
安定性によって引き起こされる。従って、信号源210を
介して受信される信号が標準の信号源からのものであれ
ば、低域フィルタ318の出力信号Ｃは零の値であり、DTO
302への入力増分信号は、一定値源322から供給されるデ
ィジタル値K2である。PLL250に関連して先に説明したも
のと同様な分析を使うと、値K2は（７）式で表わされ
る。
K2＝Ｎxtl/CK nom （７） ここで、Ｎの数は累算器レジスター326に貯えること
ができる最大数より１大きい数である。
ができる最大数より１大きい数である。
しかしながら、信号源210を介して受信される信号が
非標準の信号源からのものであれば、クロック信号CK
は、公称値CK nomとΔCKだけ異なり、信号Ｃは零で
ない。PLL300が変化するクロック周波数に正確に追従す
るように、（７）式中の因数CK nomの代りに因数（
CK nom＋ΔCK）を用いることが望ましい。この置換に
より次式が得られる。
非標準の信号源からのものであれば、クロック信号CK
は、公称値CK nomとΔCKだけ異なり、信号Ｃは零で
ない。PLL300が変化するクロック周波数に正確に追従す
るように、（７）式中の因数CK nomの代りに因数（
CK nom＋ΔCK）を用いることが望ましい。この置換に
より次式が得られる。
Ｃ′＝Ｃ＋K2＝Ｎxtl/（CK nom＋ΔCK） （８） （８）式の右辺にCK nom/CK nomを掛けると次式が
得られる。
得られる。
Ｃ＋K2＝ＮxtlCK nom/（CK nom＋ΔCK）CK n
om （９） （９）式において、分子の因数CK nomの代りにCK n
om＋ΔCK−ΔCKを使うと次式が得られる。
om （９） （９）式において、分子の因数CK nomの代りにCK n
om＋ΔCK−ΔCKを使うと次式が得られる。
Ｃ＋K2＝Ｎxtl/CK nom−ＮxtlΔCK／（CK no
m＋ΔCK）CK nom （10） （10）式から次式が得られる。
m＋ΔCK）CK nom （10） （10）式から次式が得られる。
Ｃ＝−ＮxtlΔCK／（CK nom＋ΔCK）CK nom
（11） （11）式は、位相検出器316から供給される位相差信号
に応答して、低域フィルタ318により与えられる周波数
差信号を表わす。
（11） （11）式は、位相検出器316から供給される位相差信号
に応答して、低域フィルタ318により与えられる周波数
差信号を表わす。
ＣおよびK2の和である信号Ｃ′が、入力増分信号とし
てDTO302に供給されると、DTO302がCKの変化に正確に
追従し、DTO302から発生される信号の周波数はxtlに
ほぼ等しく保持される。
てDTO302に供給されると、DTO302がCKの変化に正確に
追従し、DTO302から発生される信号の周波数はxtlに
ほぼ等しく保持される。
スケーリング回路323により、（12）式を満たす係数K
Sが信号Ｃ′に掛けられ、（13）式で表わされる信号
Ｃ″が発生される。
Sが信号Ｃ′に掛けられ、（13）式で表わされる信号
Ｃ″が発生される。
KS＝CK nom/（Ｎxtl） （12） Ｃ″＝CK nom/CK （13） 第２図における加算器240から発生される信号Ｂ乗算器3
28により、第２図中の加算器240から発生される信号Ｂ
に信号Ｃ″が掛けられ、（14）式を満足する信号Ｂ′が
発生される。
28により、第２図中の加算器240から発生される信号Ｂ
に信号Ｃ″が掛けられ、（14）式を満足する信号Ｂ′が
発生される。
Ｂ′＝Ｍ（SC nom＋ΔSC）／CK （14） DTO252の入力増分としてＢの代りにＢ′が用いられる
と、（６）式は次式のようになる。DTO252 ＝SC nom＋ΔSC （15） 従って、PLL250により発生される信号の周波数はクロッ
ク信号CKの周波数に実質的に左右されない。
と、（６）式は次式のようになる。DTO252 ＝SC nom＋ΔSC （15） 従って、PLL250により発生される信号の周波数はクロッ
ク信号CKの周波数に実質的に左右されない。
本実施例において、周波数xtlは、サンプリングの
クロック信号CKのナイキスト（Nyquist）の範囲内にあ
る任意の所定値をとり得る。しかしながら、ディジタル
の定数因数KSが1/xtlの因数を含んでいるので、ある
一定の周波数で動作するようにシステムを設計すること
が望ましい。周波数xtlは、非常に精密な共振水晶312
を使ったり、もしくは発振器310に必要に応じて設けら
れる周波数調整回路330を使ったり、また、それ程精密
でない水晶を使うことにより所定の値に設定される。
クロック信号CKのナイキスト（Nyquist）の範囲内にあ
る任意の所定値をとり得る。しかしながら、ディジタル
の定数因数KSが1/xtlの因数を含んでいるので、ある
一定の周波数で動作するようにシステムを設計すること
が望ましい。周波数xtlは、非常に精密な共振水晶312
を使ったり、もしくは発振器310に必要に応じて設けら
れる周波数調整回路330を使ったり、また、それ程精密
でない水晶を使うことにより所定の値に設定される。
第1A図は、離散時間発振器（DTO）のブロック図であ
り、第1B図および第1C図は、離散時間発振器の動作を説
明するのに有用な波形図である。 第２図は、ディジタルのテレビジョン受像機の一部のブ
ロック図である。 第３図は、第２図に示すテレビジョン受像機の一部に使
われる、本発明を具体化する回路のブロック図である。 第４図は、第２図および第３図に使われる低域通過フィ
ルタの一構成例を示すブロック図である。 300……位相ロックループ（PLL）、302……離散時間発
振器（DTO）、310……発振器、316……位相検出器、318
……低域通過フィルタ、320……加算器、322……一定値
源、323……スケーリング回路、324……加算器、326…
…累算器レジスター、327……読出し専用メモリ（RO
M）、328……乗算器。
り、第1B図および第1C図は、離散時間発振器の動作を説
明するのに有用な波形図である。 第２図は、ディジタルのテレビジョン受像機の一部のブ
ロック図である。 第３図は、第２図に示すテレビジョン受像機の一部に使
われる、本発明を具体化する回路のブロック図である。 第４図は、第２図および第３図に使われる低域通過フィ
ルタの一構成例を示すブロック図である。 300……位相ロックループ（PLL）、302……離散時間発
振器（DTO）、310……発振器、316……位相検出器、318
……低域通過フィルタ、320……加算器、322……一定値
源、323……スケーリング回路、324……加算器、326…
…累算器レジスター、327……読出し専用メモリ（RO
M）、328……乗算器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 チャンドラカント バイラルバイ パテ ル アメリカ合衆国ニュージャージ州ホープ ウェル アムウェル・ロード 47 (72)発明者 アルビン リューベン バラバン アメリカ合衆国ニュージャージ州レバノ ン フォーン・ドライブ アール・ディ １ (56)参考文献 特開 昭57−181232（ＪＰ，Ａ) 特開 昭62−236214（ＪＰ，Ａ)
Claims (1)
- 【請求項１】周波数不安定性を示すクロック信号源と、 予め定められる周波数を有する第１の基準信号源と、 前記クロック信号源に結合される第１のディジタル位相
ロックループであり、前記クロック信号と入力増分信号
に応答して前記第１の基準信号とほぼ同じ周波数を有す
る出力信号を発生するディジタル発振器を備え、前記出
力信号の周波数不安定性が前記クロック信号の周波数不
安定性により引き起こされる傾向にある、前記第１のデ
ィジタル位相ロックループと、 別の予め定められる周波数にほぼ等しい周波数を有する
第２の基準信号源と、 前記クロック信号源に結合され、前記第２の基準信号と
ほぼ同じ周波数を有する振動信号を発生する第２のディ
ジタル位相ロックループであり、この第２のディジタル
位相ロックループに対して前記クロック信号の周波数不
安定性を実質的に補償し、かつ前記振動信号が前記クロ
ック信号の周波数不安定性と実質的に関係の無いように
する補償用制御信号を発生する回路を備える前記第２の
ディジタル位相ロックループと、 前記第２のディジタル位相ロックループに結合され、そ
れにより発生される補償用制御信号に、前記別の予め定
められる周波数の値に関連する所定の値を掛けて、スケ
ール化された補償用制御信号を発生する第１の乗算手段
と、 前記第１の乗算手段に結合され、前記入力増分信号に前
記スケール化された補償用制御信号を掛けて、前記ディ
ジタル発振器に供給される変更された入力増分信号を発
生する第２の乗算手段とを含んでいる、前記出力信号の
周波数を安定化させる安定化装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US845850 | 1986-03-28 | ||
| US06/845,850 US4694327A (en) | 1986-03-28 | 1986-03-28 | Digital phase locked loop stabilization circuitry using a secondary digital phase locked loop |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236215A JPS62236215A (ja) | 1987-10-16 |
| JP2547563B2 true JP2547563B2 (ja) | 1996-10-23 |
Family
ID=25296231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
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| EP (1) | EP0239413B1 (ja) |
| JP (1) | JP2547563B2 (ja) |
| KR (1) | KR950012955B1 (ja) |
| AT (1) | ATE93104T1 (ja) |
| AU (1) | AU602513B2 (ja) |
| CA (1) | CA1305786C (ja) |
| DE (1) | DE3786938T2 (ja) |
| ES (1) | ES2042551T3 (ja) |
| FI (1) | FI92003C (ja) |
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-
1987
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- 1987-03-23 AU AU70514/87A patent/AU602513B2/en not_active Ceased
- 1987-03-27 CA CA000533152A patent/CA1305786C/en not_active Expired - Fee Related
- 1987-03-27 KR KR1019870002844A patent/KR950012955B1/ko not_active IP Right Cessation
- 1987-03-27 AT AT87302658T patent/ATE93104T1/de not_active IP Right Cessation
- 1987-03-27 JP JP62071969A patent/JP2547563B2/ja not_active Expired - Lifetime
- 1987-03-27 ES ES87302658T patent/ES2042551T3/es not_active Expired - Lifetime
- 1987-03-27 DE DE87302658T patent/DE3786938T2/de not_active Expired - Fee Related
- 1987-03-27 EP EP87302658A patent/EP0239413B1/en not_active Expired - Lifetime
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