JP2547562B2 - 周波数安定化回路 - Google Patents
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- 230000006641 stabilisation Effects 0.000 title claims 2
- 238000011105 stabilization Methods 0.000 title claims 2
- 230000003534 oscillatory effect Effects 0.000 claims abstract 2
- 230000004044 response Effects 0.000 claims description 4
- 230000000087 stabilizing effect Effects 0.000 claims description 3
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims 1
- 239000002131 composite material Substances 0.000 abstract description 13
- 239000013078 crystal Substances 0.000 abstract description 9
- 238000005070 sampling Methods 0.000 abstract description 8
- 238000010586 diagram Methods 0.000 description 8
- 230000006870 function Effects 0.000 description 3
- 230000000737 periodic effect Effects 0.000 description 2
- 229920000729 poly(L-lysine) polymer Polymers 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
- 206010027339 Menstruation irregular Diseases 0.000 description 1
- 238000013016 damping Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000001914 filtration Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 230000003595 spectral effect Effects 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/79—Processing of colour television signals in connection with recording
- H04N9/87—Regeneration of colour television signals
- H04N9/8722—Regeneration of a colour reference signal, e.g. the colour synchronisaton burst signal, the chrominance signal carrier
-
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- H03L7/0991—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider
- H03L7/0994—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator being a digital oscillator, e.g. composed of a fixed oscillator followed by a variable frequency divider comprising an accumulator
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、不安定なクロック信号により制御されるデ
ィジタルの位相ロックループにおける周波数の不安定性
を減少させる回路に関する。
ィジタルの位相ロックループにおける周波数の不安定性
を減少させる回路に関する。
発明の背景 ディジタルの位相ロックループ（PLL）は、周波数と
位相が基準信号に固定される振動信号を発生する可変の
ディジタル発振器を含んでいる。ディジタルのPLLによ
り発生される信号の周波数と位相は、基準信号の周波数
と位相だけでなく、ディジタル発振器に供給されるクロ
ック信号の周波数によって決まる。
位相が基準信号に固定される振動信号を発生する可変の
ディジタル発振器を含んでいる。ディジタルのPLLによ
り発生される信号の周波数と位相は、基準信号の周波数
と位相だけでなく、ディジタル発振器に供給されるクロ
ック信号の周波数によって決まる。
例えば、ライン固定のディジタル・テレビジョン受像
機において、クロミナンスの副搬送波信号を再生するた
めに使われるディジタルの位相ロックループを考えてみ
る。この種のシステムの一例は、米国特許第4,349,833
号明細書中に開示されている。簡単に説明すると、この
システムは、複合ビデオ信号の色基準バースト成分に位
相が固定されているディジタルのクロミナンス色副搬送
波信号を発生する離散時間発振器（discrete time osci
llator,DTOと略す。）を含んでいる。この発振器（DT
O）は、３つの要素、すなわち、加算器、累算器レジス
ターおよび読出し専用メモリ（ROM）を含んでいる。累
算器レジスターにより保持される値は、クロック信号
（CK）の各パルスの前縁と一致して入力信号（In）によ
り増加される。累算器レジスターの出力値はアドレスと
してROMに供給される。このROMは、累算器レジスターか
ら供給されるアドレス値に応答して、周期的な出力関
数、例えば、正弦波のサンプルを出力信号として発生す
るようにプログラムされている。Ｍ−１が累算器レジス
ターに保持される最大値であり、増分信号（In）が離散
時間発振器（DTO）に供給されるものとする。この発振
器（DTO）により発生される信号の周波数（DTO）は次
式で表わされる。DTO ＝（In/M）CK （１） 離散時間発振器（DTO）がディジタルのPLLに使われる
時、累算器レジスターに保持される値の範囲（すなわ
ち、累算器の法）およびクロック信号CKの周波数は不
変であるものとし、このDTOから発生される信号の周波
数はDTOの入力端子に供給される増分値Inを変えること
によってのみ変えられるものとする。先に示した米国特
許第4,349,833号明細書においては、DTOに供給される入
力信号は、このDTOにより発生される再構成の色副搬送
波信号および受信されたビデオ信号の色基準バースト信
号成分間で検出された位相差によって決まる。この位相
差信号は低域通過フィルタに供給され、このフィルタの
出力信号は、DTOから発生される信号の周波数および位
相がバースト信号に固定されたままでいるように、DTO
への入力値を変えるために使われる。
機において、クロミナンスの副搬送波信号を再生するた
めに使われるディジタルの位相ロックループを考えてみ
る。この種のシステムの一例は、米国特許第4,349,833
号明細書中に開示されている。簡単に説明すると、この
システムは、複合ビデオ信号の色基準バースト成分に位
相が固定されているディジタルのクロミナンス色副搬送
波信号を発生する離散時間発振器（discrete time osci
llator,DTOと略す。）を含んでいる。この発振器（DT
O）は、３つの要素、すなわち、加算器、累算器レジス
ターおよび読出し専用メモリ（ROM）を含んでいる。累
算器レジスターにより保持される値は、クロック信号
（CK）の各パルスの前縁と一致して入力信号（In）によ
り増加される。累算器レジスターの出力値はアドレスと
してROMに供給される。このROMは、累算器レジスターか
ら供給されるアドレス値に応答して、周期的な出力関
数、例えば、正弦波のサンプルを出力信号として発生す
るようにプログラムされている。Ｍ−１が累算器レジス
ターに保持される最大値であり、増分信号（In）が離散
時間発振器（DTO）に供給されるものとする。この発振
器（DTO）により発生される信号の周波数（DTO）は次
式で表わされる。DTO ＝（In/M）CK （１） 離散時間発振器（DTO）がディジタルのPLLに使われる
時、累算器レジスターに保持される値の範囲（すなわ
ち、累算器の法）およびクロック信号CKの周波数は不
変であるものとし、このDTOから発生される信号の周波
数はDTOの入力端子に供給される増分値Inを変えること
によってのみ変えられるものとする。先に示した米国特
許第4,349,833号明細書においては、DTOに供給される入
力信号は、このDTOにより発生される再構成の色副搬送
波信号および受信されたビデオ信号の色基準バースト信
号成分間で検出された位相差によって決まる。この位相
差信号は低域通過フィルタに供給され、このフィルタの
出力信号は、DTOから発生される信号の周波数および位
相がバースト信号に固定されたままでいるように、DTO
への入力値を変えるために使われる。
先に説明したように、この種のディジタルのPLLに対
する基本的な仮定は、クロック周波数が不変であるとい
うことである。クロック信号が、入力ビデオ信号の水平
ライン同期信号成分（ライン固定のPLL）に固定するPLL
により発生され、入力ビデオ信号がビデオテープレコー
ダー（VTR）やビデオディスクプレヤーのような非標準
の信号源から供給される場合、この仮定は有効でなくな
る。通常、非標準の信号源から供給される信号は、比較
的安定な同期信号成分を有するが、ラインからラインで
周波数もしくは位相が相当変化する水平ライン同期信号
を有する。この変動は、テープの伸び、ディスクの欠
陥、あるいはビデオテープレコーダーやディスクプレヤ
ーにおけるモーターの速度変動により生じる。ライン固
定のPLLから発生されるクロック信号の周波数は、水平
ライン同期信号の周波数変化に追従するように変わる。
ライン固定のクロック信号を発生するPLLの時定数は、
一般に、比較的短く、例えば、10あるいは15の水平ライ
ン期間の大きさである。この比較的短い時定数により、
システムは変化するライン周波数に速やかに追従するこ
とができ、１フィールドもしくは１フレームに亘ってラ
イン当りほぼ一定のサンプル数を確保することができ
る。この機能は、フィールドもしくはフレーム蓄積メモ
リを含んでいるテレビジョン信号処理システムにおいて
望ましいものである。
する基本的な仮定は、クロック周波数が不変であるとい
うことである。クロック信号が、入力ビデオ信号の水平
ライン同期信号成分（ライン固定のPLL）に固定するPLL
により発生され、入力ビデオ信号がビデオテープレコー
ダー（VTR）やビデオディスクプレヤーのような非標準
の信号源から供給される場合、この仮定は有効でなくな
る。通常、非標準の信号源から供給される信号は、比較
的安定な同期信号成分を有するが、ラインからラインで
周波数もしくは位相が相当変化する水平ライン同期信号
を有する。この変動は、テープの伸び、ディスクの欠
陥、あるいはビデオテープレコーダーやディスクプレヤ
ーにおけるモーターの速度変動により生じる。ライン固
定のPLLから発生されるクロック信号の周波数は、水平
ライン同期信号の周波数変化に追従するように変わる。
ライン固定のクロック信号を発生するPLLの時定数は、
一般に、比較的短く、例えば、10あるいは15の水平ライ
ン期間の大きさである。この比較的短い時定数により、
システムは変化するライン周波数に速やかに追従するこ
とができ、１フィールドもしくは１フレームに亘ってラ
イン当りほぼ一定のサンプル数を確保することができ
る。この機能は、フィールドもしくはフレーム蓄積メモ
リを含んでいるテレビジョン信号処理システムにおいて
望ましいものである。
しかしながら、この追従機能により、クロック信号の
周波数に相当の変動が生じ、色副搬送波信号を再生する
ためにディジタルのPLLを使うテレビジョン・システム
に重大な色信号の歪みを発生させる。
周波数に相当の変動が生じ、色副搬送波信号を再生する
ためにディジタルのPLLを使うテレビジョン・システム
に重大な色信号の歪みを発生させる。
複合ビデオ信号についての色副搬送波周波数は、送信
機、ビデオテープレコーダーもしくはディスクプレヤー
において水晶制御発振器により発生されるから、比較的
安定である。ビデオ信号中のカラー情報は、この色副搬
送波周波数に対して直角振幅変調されている。この信号
を復調するためには、PLLから発生される再生副搬送波
信号の周波数と位相が元の副搬送波信号の周波数と位相
によく一致していることが望ましい。標準の複合ビデオ
信号においては、色副搬送波信号が抑圧されるから、色
副搬送波信号を再生するPLLはビデオ信号の色基準バー
スト成分に固定する。これらの成分は、各水平ラインの
小さな部分の間だけで生じる。従って、色副搬送波用PL
Lが比較的多数の水平ライン期間に亘って位相誤差を累
積し、測定された如何なる位相誤差も正確であって、ビ
デオ信号中の雑音が混入しないことを確実にすることが
望ましい。従って、色副搬送波用のPLLは、システムの
クロック信号を発生するライン固定のPLLよりずっと長
い時定数を有することが好ましい。この時定数は、例え
ば、１フレーム期間の大きさでよい。
機、ビデオテープレコーダーもしくはディスクプレヤー
において水晶制御発振器により発生されるから、比較的
安定である。ビデオ信号中のカラー情報は、この色副搬
送波周波数に対して直角振幅変調されている。この信号
を復調するためには、PLLから発生される再生副搬送波
信号の周波数と位相が元の副搬送波信号の周波数と位相
によく一致していることが望ましい。標準の複合ビデオ
信号においては、色副搬送波信号が抑圧されるから、色
副搬送波信号を再生するPLLはビデオ信号の色基準バー
スト成分に固定する。これらの成分は、各水平ラインの
小さな部分の間だけで生じる。従って、色副搬送波用PL
Lが比較的多数の水平ライン期間に亘って位相誤差を累
積し、測定された如何なる位相誤差も正確であって、ビ
デオ信号中の雑音が混入しないことを確実にすることが
望ましい。従って、色副搬送波用のPLLは、システムの
クロック信号を発生するライン固定のPLLよりずっと長
い時定数を有することが好ましい。この時定数は、例え
ば、１フレーム期間の大きさでよい。
ループの時定数における差およびディジタルの色副搬
送波PLLから発生される信号の周波数がクロック信号の
周波数に依存するから、２つのPLLの組合わせにより、
再生された色副搬送波信号中に不安定性が生じる。この
不安定性により、色副搬送波用PLLは誤った周波数で固
定されることすらある。
送波PLLから発生される信号の周波数がクロック信号の
周波数に依存するから、２つのPLLの組合わせにより、
再生された色副搬送波信号中に不安定性が生じる。この
不安定性により、色副搬送波用PLLは誤った周波数で固
定されることすらある。
発明の概要 本発明は、周波数が不安定な信号によりクロック制御
される第１のディジタルPLLにより発生される信号の周
波数を安定化させる回路である。この回路は、実質的に
不変の周波数を有する基準信号を発生する発振器を含ん
でいる。この発振器の出力信号は、位相検出器を含んで
いる第２のディジタルPLLに供給される。位相検出器
は、基準信号を発生する発振器により発生される信号と
離散時間発振器により発生される信号とを比較し、２つ
の信号間の位相差を表わす信号を発生する。この位相差
の信号は、公称クロック周波数に対してクロック信号の
周波数の変化を表わす補償用制御信号を発生する回路に
供給される。補償用制御信号は、基準信号の周波数とは
実質的に無関係である。この信号が第１のディジタルPL
Lに補正信号として供給され、クロック信号に関連する
周波数の不安定性が実質的に除去される。
される第１のディジタルPLLにより発生される信号の周
波数を安定化させる回路である。この回路は、実質的に
不変の周波数を有する基準信号を発生する発振器を含ん
でいる。この発振器の出力信号は、位相検出器を含んで
いる第２のディジタルPLLに供給される。位相検出器
は、基準信号を発生する発振器により発生される信号と
離散時間発振器により発生される信号とを比較し、２つ
の信号間の位相差を表わす信号を発生する。この位相差
の信号は、公称クロック周波数に対してクロック信号の
周波数の変化を表わす補償用制御信号を発生する回路に
供給される。補償用制御信号は、基準信号の周波数とは
実質的に無関係である。この信号が第１のディジタルPL
Lに補正信号として供給され、クロック信号に関連する
周波数の不安定性が実質的に除去される。
実施例 各図において、太い矢印は、多ビットの並列ディジタ
ル信号用のバスを表わし、細い矢印は、アナログ信号も
しくは単一ビットのディジタル信号を伝える結線を表わ
す。各装置の処理速度により、ある信号経路には補償用
遅延が必要である。個々のシステムにおいて、このよう
な遅延がどこで必要であるかは、ディジタル信号処理回
路を設計する分野の技術者は容易に理解することができ
る。
ル信号用のバスを表わし、細い矢印は、アナログ信号も
しくは単一ビットのディジタル信号を伝える結線を表わ
す。各装置の処理速度により、ある信号経路には補償用
遅延が必要である。個々のシステムにおいて、このよう
な遅延がどこで必要であるかは、ディジタル信号処理回
路を設計する分野の技術者は容易に理解することができ
る。
第1A図は、先に述べた型式の離散時間発振器（DTO）
を示し、加算器10、累算器レジスター20および読出し専
用メモリ（ROM）30を含んでいる。加算器10は、入力信
号（In）および累算器レジスター20の出力値（Ｖ）に応
答し、その合計を累算器レジスター20の入力に供給す
る。累算器レジスター20により保持される値は、クロッ
ク信号CKの各パルスの前縁と一致して入力信号により増
加される。累算器レジスター20の出力値は、このレジス
ター20から発生されるアドレス値に応答し、出力信号
（Out）として周期的出力関数（例えば、正弦波）を発
生するようにプログラムされているROM30にアドレスと
して供給される。
を示し、加算器10、累算器レジスター20および読出し専
用メモリ（ROM）30を含んでいる。加算器10は、入力信
号（In）および累算器レジスター20の出力値（Ｖ）に応
答し、その合計を累算器レジスター20の入力に供給す
る。累算器レジスター20により保持される値は、クロッ
ク信号CKの各パルスの前縁と一致して入力信号により増
加される。累算器レジスター20の出力値は、このレジス
ター20から発生されるアドレス値に応答し、出力信号
（Out）として周期的出力関数（例えば、正弦波）を発
生するようにプログラムされているROM30にアドレスと
して供給される。
DTOにより発生される信号の周波数（DTO）は、先に
説明したように次式で表わされる。DTO ＝（In/M）CK In/M＝1/4のとき、DTOにより発生される信号“V"およ
び“Out"の例が、第1B図および第1C図にそれぞれ示され
ている。第1C図に示す正弦波形上の各点は、累算器レジ
スター20で発生されるアドレス“V"（第1B図に示す）に
応答するROM30により発生される出力値を表わす。
説明したように次式で表わされる。DTO ＝（In/M）CK In/M＝1/4のとき、DTOにより発生される信号“V"およ
び“Out"の例が、第1B図および第1C図にそれぞれ示され
ている。第1C図に示す正弦波形上の各点は、累算器レジ
スター20で発生されるアドレス“V"（第1B図に示す）に
応答するROM30により発生される出力値を表わす。
第２図は、第１のPLL200および第２のPLL250をそれぞ
れ含んでいるテレビジョン信号処理システムの一部のブ
ロック図である。PLL200は、入ってくるビデオ信号の水
平ライン同期信号成分に位相固定されるサンプリング・
クロック信号CKを発生する。PLL250は、サンプリング・
クロック信号CKによりクロック制御されるディジタルの
PLLであって、色副搬送波信号を表わすディジタル信号
を予め定められる位相で発生し、かつこの信号に対して
直角位相の関係にある信号を発生する。これら２つの信
号は、入ってくるビデオ信号のクロミナンス信号成分を
同期的に復調するために使われ、直角関係にある２つの
色差信号を発生する。
れ含んでいるテレビジョン信号処理システムの一部のブ
ロック図である。PLL200は、入ってくるビデオ信号の水
平ライン同期信号成分に位相固定されるサンプリング・
クロック信号CKを発生する。PLL250は、サンプリング・
クロック信号CKによりクロック制御されるディジタルの
PLLであって、色副搬送波信号を表わすディジタル信号
を予め定められる位相で発生し、かつこの信号に対して
直角位相の関係にある信号を発生する。これら２つの信
号は、入ってくるビデオ信号のクロミナンス信号成分を
同期的に復調するために使われ、直角関係にある２つの
色差信号を発生する。
第２図において、複合ビデオ信号源210は、例えば、
通常のディジタル・テレビジョン受像機におけるチュー
ナ、中間周波増幅器、ビデオ検波器およびアナログ・デ
ィジタル変換器を含んでおり、ディジタル化された複合
ビデオ信号を同期分離器212に供給する。また、ビデオ
信号源210は、新しい複合ビデオ信号源が選択された時
（例えば、チャネルがチューナで変えられた時）を示す
信号SOVRCE CHANGEを発生する。同期分離器212は、例え
ば、複合ビデオ信号の水平ライン同期信号成分を表わす
信号H SYNCを発生する。H SYNCは位相比較器214の第１
の入力端子に供給される。内部的に発生される水平ライ
ン同期信号HSは、位相比較器214の第２の入力端子に供
給される。信号HSを発生する回路については以下に説明
する。位相比較器214は、例えば、米国特許第4,506,175
号明細書に開示されている回路と同様のものでよい。位
相比較器214により発生される信号は、例えば、パルス
信号H SYNCおよびHSの各前縁間の時間遅延である。この
信号は、H SYNCパルスの前縁がHSパルスの前縁より先に
生じると正の値をとり、H SYNCパルスの前縁がHSパルス
の前縁より後に生じると負の値をとる。
通常のディジタル・テレビジョン受像機におけるチュー
ナ、中間周波増幅器、ビデオ検波器およびアナログ・デ
ィジタル変換器を含んでおり、ディジタル化された複合
ビデオ信号を同期分離器212に供給する。また、ビデオ
信号源210は、新しい複合ビデオ信号源が選択された時
（例えば、チャネルがチューナで変えられた時）を示す
信号SOVRCE CHANGEを発生する。同期分離器212は、例え
ば、複合ビデオ信号の水平ライン同期信号成分を表わす
信号H SYNCを発生する。H SYNCは位相比較器214の第１
の入力端子に供給される。内部的に発生される水平ライ
ン同期信号HSは、位相比較器214の第２の入力端子に供
給される。信号HSを発生する回路については以下に説明
する。位相比較器214は、例えば、米国特許第4,506,175
号明細書に開示されている回路と同様のものでよい。位
相比較器214により発生される信号は、例えば、パルス
信号H SYNCおよびHSの各前縁間の時間遅延である。この
信号は、H SYNCパルスの前縁がHSパルスの前縁より先に
生じると正の値をとり、H SYNCパルスの前縁がHSパルス
の前縁より後に生じると負の値をとる。
位相比較器214により発生される信号は低域通過フィ
ルタ216に供給される。フィルタ216はPLL200のループフ
ィルタである。このフィルタの一構成例が第４図に示さ
れている。第４図において、入力信号は、入力値にスケ
ール係数Kpを掛けるスケーリング回路410に供給され
る。スケーリング回路410により発生されるディジタル
信号は、加算器450の第１の入力ポートに供給される。
このフィルタへの入力信号は加算器420の第１の入力ポ
ートにも供給される。加算器420は、遅延要素430と共に
積分器を構成する。加算器420の出力ポートは遅延要素4
30の入力ポートに接続され、遅延要素430の出力ポート
は加算器420の第２の入力ポートに接続される。遅延要
素430は、例えば、信号CLK（すなわち、水平ライン同期
信号HS）によりクロック制御される同期式のラッチであ
り、信号CLKの１周期のサンプル遅延期間を与える。遅
延要素430により与えられる信号は、積分された入力信
号（すなわち、H SYNCおよびHS間の位相差を積分したも
の）である。この信号は、積分された信号に係数KIを掛
けるスケーリング回路440に供給される。スケーリング
回路440の出力信号は加算器450の第２の入力ポートに供
給される。加算器450から発生される信号が低域通過フ
ィルタの出力信号である。第４図に示す低域フィルタ
は、通常の比例項に積分制御を加えた回路網のディジタ
ルの一実施例である。ここで、係数KPおよびKIは、回路
網の比例利得および積分利得にそれぞれ対応する。係数
KPおよびKIの値は、PLLについての所望の時定数と減衰
率、およびループ中の他の要素の利得によって決まる。
この種のフィルタは、通常、PLLにおいてループフィル
タとして使われる。
ルタ216に供給される。フィルタ216はPLL200のループフ
ィルタである。このフィルタの一構成例が第４図に示さ
れている。第４図において、入力信号は、入力値にスケ
ール係数Kpを掛けるスケーリング回路410に供給され
る。スケーリング回路410により発生されるディジタル
信号は、加算器450の第１の入力ポートに供給される。
このフィルタへの入力信号は加算器420の第１の入力ポ
ートにも供給される。加算器420は、遅延要素430と共に
積分器を構成する。加算器420の出力ポートは遅延要素4
30の入力ポートに接続され、遅延要素430の出力ポート
は加算器420の第２の入力ポートに接続される。遅延要
素430は、例えば、信号CLK（すなわち、水平ライン同期
信号HS）によりクロック制御される同期式のラッチであ
り、信号CLKの１周期のサンプル遅延期間を与える。遅
延要素430により与えられる信号は、積分された入力信
号（すなわち、H SYNCおよびHS間の位相差を積分したも
の）である。この信号は、積分された信号に係数KIを掛
けるスケーリング回路440に供給される。スケーリング
回路440の出力信号は加算器450の第２の入力ポートに供
給される。加算器450から発生される信号が低域通過フ
ィルタの出力信号である。第４図に示す低域フィルタ
は、通常の比例項に積分制御を加えた回路網のディジタ
ルの一実施例である。ここで、係数KPおよびKIは、回路
網の比例利得および積分利得にそれぞれ対応する。係数
KPおよびKIの値は、PLLについての所望の時定数と減衰
率、およびループ中の他の要素の利得によって決まる。
この種のフィルタは、通常、PLLにおいてループフィル
タとして使われる。
第２図を参照すると、フィルタ216から発生され、低
域通過の濾波を受けた位相差信号は、ディジタル・アナ
ログ変換器（以下、DA変換器という。）218に供給され
る。DA変換器218は、濾波された位相差信号を表わすア
ナログの電圧値を発生し、この値を水平ライン周波数で
電圧制御発振器（以下、VCOという。）220に供給する。
通常設計のVCO220は、サンプリング・クロック信号CKを
発生する。VCO220は、Ｒ×Hなる自走周波数を有する
ように同調される。この実施例において、Ｒは、色副搬
送波周波数の倍数に近い、水平ライン周波数Hの高調
波の順序数である。例えば、NTSC方式の場合、色副搬送
波信号の周波数SCは、水平ライン周波数の1/2の455番
目の高調波であり、サンプリング・クロック信号の周波
数CKは色副搬送波信号の周波数の４倍、すなわち４
SCである。従って、この実施例で使われるVCOは、水平
ライン周波数の約910倍（Ｒ＝910）の自走周波数を有す
る。
域通過の濾波を受けた位相差信号は、ディジタル・アナ
ログ変換器（以下、DA変換器という。）218に供給され
る。DA変換器218は、濾波された位相差信号を表わすア
ナログの電圧値を発生し、この値を水平ライン周波数で
電圧制御発振器（以下、VCOという。）220に供給する。
通常設計のVCO220は、サンプリング・クロック信号CKを
発生する。VCO220は、Ｒ×Hなる自走周波数を有する
ように同調される。この実施例において、Ｒは、色副搬
送波周波数の倍数に近い、水平ライン周波数Hの高調
波の順序数である。例えば、NTSC方式の場合、色副搬送
波信号の周波数SCは、水平ライン周波数の1/2の455番
目の高調波であり、サンプリング・クロック信号の周波
数CKは色副搬送波信号の周波数の４倍、すなわち４
SCである。従って、この実施例で使われるVCOは、水平
ライン周波数の約910倍（Ｒ＝910）の自走周波数を有す
る。
VCO220の正弦波出力信号は、ＲHに等しい周波数
CKを有する方形波クロック信号CKを発生するシュミット
・トリガー回路221に供給される。信号CKは分周器222に
供給される。分周器222は、信号CKの周波数をＲで割
り、Hにほぼ等しい周波数を有する信号HSを発生す
る。先に説明したように、信号HSは位相比較器214の第
２の入力端子に供給される。
CKを有する方形波クロック信号CKを発生するシュミット
・トリガー回路221に供給される。信号CKは分周器222に
供給される。分周器222は、信号CKの周波数をＲで割
り、Hにほぼ等しい周波数を有する信号HSを発生す
る。先に説明したように、信号HSは位相比較器214の第
２の入力端子に供給される。
分周器222は、例えば、910の計数値になるとリセット
されるように構成される10ビットのカウンタ（図示せ
ず）を含んでいる。分周器222は、このカウンタに結合
され、バースト期間の始まりと終りに対応する計数値を
検出し、各水平ライン期間における計数値によって時間
間隔を測るバースト・ゲート信号BGを発生する回路要素
（図示せず）も含んでいる。
されるように構成される10ビットのカウンタ（図示せ
ず）を含んでいる。分周器222は、このカウンタに結合
され、バースト期間の始まりと終りに対応する計数値を
検出し、各水平ライン期間における計数値によって時間
間隔を測るバースト・ゲート信号BGを発生する回路要素
（図示せず）も含んでいる。
PLL200は、非標準信号の変化するライン周波数に追従
するクロック信号CKを発生し、ライン当りほぼ一定数の
サンプリング・クロック・パルスを発生させる。本実施
例において、位相比較器214、低域フィルタ216、DA変換
器218、VCO220、シュミット・トリガー回路221および分
周器222の利得因子は、フィルタの時定数が約15水平ラ
イン期間であり、減衰定数が２となるように選定され
る。これらの利得値は、PLLに使われる回路要素によっ
て決まり、位相ロックループの設計分野の当業者は容易
に計算することができる。利得値、減衰定数およびPLL
の時定数間の関係に関する説明については、1953年８月
に発行された、アイ・アール・イーのプロシーディング
（Proceeding of the IRE）の第1043頁−1048頁に掲載
された、グルーエン・グブリュー・ジェイ（Gruen,W.
J.）氏による“自動周波数制御による同期理論”（Theo
ry of AFC Synchronization）という論文を参照された
い。
するクロック信号CKを発生し、ライン当りほぼ一定数の
サンプリング・クロック・パルスを発生させる。本実施
例において、位相比較器214、低域フィルタ216、DA変換
器218、VCO220、シュミット・トリガー回路221および分
周器222の利得因子は、フィルタの時定数が約15水平ラ
イン期間であり、減衰定数が２となるように選定され
る。これらの利得値は、PLLに使われる回路要素によっ
て決まり、位相ロックループの設計分野の当業者は容易
に計算することができる。利得値、減衰定数およびPLL
の時定数間の関係に関する説明については、1953年８月
に発行された、アイ・アール・イーのプロシーディング
（Proceeding of the IRE）の第1043頁−1048頁に掲載
された、グルーエン・グブリュー・ジェイ（Gruen,W.
J.）氏による“自動周波数制御による同期理論”（Theo
ry of AFC Synchronization）という論文を参照された
い。
信号源210からの複合ビデオ信号は、Y/C分離フィルタ
回路230にも供給される。フイルタ回路230は、例えば、
複合ビデオ信号からルミナンス信号成分とクロミナンス
信号成分をそれぞれ分離する低域通過フィルタおよび帯
域通過フィルタを含んでいる。ルミナンス信号およびク
ロミナンス信号は、フィルタ回路230の出力バスYBおよ
びCBにそれぞれ得られる。
回路230にも供給される。フイルタ回路230は、例えば、
複合ビデオ信号からルミナンス信号成分とクロミナンス
信号成分をそれぞれ分離する低域通過フィルタおよび帯
域通過フィルタを含んでいる。ルミナンス信号およびク
ロミナンス信号は、フィルタ回路230の出力バスYBおよ
びCBにそれぞれ得られる。
分離されたクロミナンス成分は乗算器232および234に
供給される。この乗算器232および234は、PLL250により
発生される信号を使って、クロミナンス信号を直角位相
関係にある２つのベースバンドの色差信号、例えば、Ｉ
およびＱに復調する。
供給される。この乗算器232および234は、PLL250により
発生される信号を使って、クロミナンス信号を直角位相
関係にある２つのベースバンドの色差信号、例えば、Ｉ
およびＱに復調する。
色差信号は位相誤差検出器236に供給される。位相誤
差検出器236は、復調された色基準バースト信号の位相
および基準の位相値間の差を表わす出力信号を発生す
る。位相誤差検出器236は、例えば、バースト期間の
間、ベースバンドのＩおよびＱのサンプル値を別々に累
積し、且つ累積したＩの値を累積したＱの値で割ってＩ
およびＱのサンプルのサンプリング時点に対するバース
ト信号の位相を表わす値を発生する回路（図示せず）を
含んでいる。これらの値は、所望のバースト位相を表わ
す基準値から引き算され、PLL250を制御する位相誤差値
を発生する。検出器236から発生される位相誤差値は低
域通過フィルタ238に供給される。低域フィルタ238は、
PLL200により発生される信号HSによりクロック制御さ
れ、比例利得因子KPおよび積分利得因子KIの各値を別に
すれば、低域フィルタ216と同様なものである。低域フ
ィルタ238から発生される濾波済みの位相誤差信号Ａ
は、加算器240の一方の入力ポートに供給される。値供
給源242から供給される一定の増分値KIは、加算器240の
他方の入力ポートに供給される。加算器240から発生さ
れる信号Ｂは、入力増分値として離散時間発振器252に
供給される。この離散時間発振器は、加算器244、累算
器レジスター246およびアドレス入力ポートに供給され
る値の２πラジアンに正規化された余弦および正弦を第
１および第２の各出力ポートに発生するようにプログラ
ムされているROM248を含んでいる。この実施例におい
て、２πSCｔの余弦および正弦の各信号は、先に説明
したように、クロミナンス信号を同期的に復調し、直角
位相関係にある２つの色差信号を再生するために、乗算
器232および234にそれぞれ供給される。
差検出器236は、復調された色基準バースト信号の位相
および基準の位相値間の差を表わす出力信号を発生す
る。位相誤差検出器236は、例えば、バースト期間の
間、ベースバンドのＩおよびＱのサンプル値を別々に累
積し、且つ累積したＩの値を累積したＱの値で割ってＩ
およびＱのサンプルのサンプリング時点に対するバース
ト信号の位相を表わす値を発生する回路（図示せず）を
含んでいる。これらの値は、所望のバースト位相を表わ
す基準値から引き算され、PLL250を制御する位相誤差値
を発生する。検出器236から発生される位相誤差値は低
域通過フィルタ238に供給される。低域フィルタ238は、
PLL200により発生される信号HSによりクロック制御さ
れ、比例利得因子KPおよび積分利得因子KIの各値を別に
すれば、低域フィルタ216と同様なものである。低域フ
ィルタ238から発生される濾波済みの位相誤差信号Ａ
は、加算器240の一方の入力ポートに供給される。値供
給源242から供給される一定の増分値KIは、加算器240の
他方の入力ポートに供給される。加算器240から発生さ
れる信号Ｂは、入力増分値として離散時間発振器252に
供給される。この離散時間発振器は、加算器244、累算
器レジスター246およびアドレス入力ポートに供給され
る値の２πラジアンに正規化された余弦および正弦を第
１および第２の各出力ポートに発生するようにプログラ
ムされているROM248を含んでいる。この実施例におい
て、２πSCｔの余弦および正弦の各信号は、先に説明
したように、クロミナンス信号を同期的に復調し、直角
位相関係にある２つの色差信号を再生するために、乗算
器232および234にそれぞれ供給される。
定常状態において、復調されたバースト信号の位相値
および基準の位相値間に差がなければ、離散時間発振器
（DTO）252から発生される信号の周波数は、累算器レジ
スター246におけるビットの数、値供給源242から供給さ
れる増分値KIおよびクロック信号CKの周波数によって決
まる。累算器レジスター246が20ビットのレジスターで
あり、クロック信号CKの周波数が４SCに等しいものと
すると、262,144（すなわち、218）に等しいK1はSCの
周波数を有する出力信号を発生する。動的な動作におい
て、バースト位相が基準位相と一致しないと、位相誤差
検出器236により発生される位相誤差値は低域フィルタ2
38により累積され、補正項を発生する。この補正項は、
加算器240により値K1に加算され、位相誤差を減少させ
る傾向にDTO252の周波数を変化させる。
および基準の位相値間に差がなければ、離散時間発振器
（DTO）252から発生される信号の周波数は、累算器レジ
スター246におけるビットの数、値供給源242から供給さ
れる増分値KIおよびクロック信号CKの周波数によって決
まる。累算器レジスター246が20ビットのレジスターで
あり、クロック信号CKの周波数が４SCに等しいものと
すると、262,144（すなわち、218）に等しいK1はSCの
周波数を有する出力信号を発生する。動的な動作におい
て、バースト位相が基準位相と一致しないと、位相誤差
検出器236により発生される位相誤差値は低域フィルタ2
38により累積され、補正項を発生する。この補正項は、
加算器240により値K1に加算され、位相誤差を減少させ
る傾向にDTO252の周波数を変化させる。
先に説明したように、雑音の影響を減少させ、また同
期復調する乗算器232および234に供給される信号に対し
て高レベルの位相精度を与えるためには、PLL250の時定
数が比較的長いことが望ましい。この実施例において、
例えば、PLL250中の各種の回路要素の利得因子は、約１
フレーム期間（NTSC信号の場合、1/30秒）のループ時定
数を発生する値に設定される。PLL250の時定数がPLL250
の時定数よりずっと長いから、PLL250は、クロック信号
CKの周波数の変化により引き起こされる再生色副搬送波
信号中の周波数変化に追従することができないことがあ
る。第２図に示すシステムにおける、この問題点によ
り、ＩおよびＱの色差信号中にランダム誤差が発生され
たり、PLL250により、色副搬送波周波数の間違ったスペ
クトル成分に固定された、間違った周波数を有する色副
搬送信号が発生されたりする。
期復調する乗算器232および234に供給される信号に対し
て高レベルの位相精度を与えるためには、PLL250の時定
数が比較的長いことが望ましい。この実施例において、
例えば、PLL250中の各種の回路要素の利得因子は、約１
フレーム期間（NTSC信号の場合、1/30秒）のループ時定
数を発生する値に設定される。PLL250の時定数がPLL250
の時定数よりずっと長いから、PLL250は、クロック信号
CKの周波数の変化により引き起こされる再生色副搬送波
信号中の周波数変化に追従することができないことがあ
る。第２図に示すシステムにおける、この問題点によ
り、ＩおよびＱの色差信号中にランダム誤差が発生され
たり、PLL250により、色副搬送波周波数の間違ったスペ
クトル成分に固定された、間違った周波数を有する色副
搬送信号が発生されたりする。
この問題点を更に完全に理解するために、PLLの補正
信号ＡおよびＢについて考えてみる。テレビジョン受像
機に供給される信号が、標準源（例えば、放送信号）か
らのものであり、PLL250が色基準バースト信号に固定さ
れていると、クロック信号CKおよびDTO252により発生さ
れる再生副搬送波信号は、それぞれ公称周波数CK nom
およびSC nomである。従って、（１）式は次式のよう
に書き直される。
信号ＡおよびＢについて考えてみる。テレビジョン受像
機に供給される信号が、標準源（例えば、放送信号）か
らのものであり、PLL250が色基準バースト信号に固定さ
れていると、クロック信号CKおよびDTO252により発生さ
れる再生副搬送波信号は、それぞれ公称周波数CK nom
およびSC nomである。従って、（１）式は次式のよう
に書き直される。
In/M＝SC nom/CK nom （２） 第２図に関連させると、入力増分信号Inは補正信号Ｂに
対応する。PLL250がバーストに固定されると、信号Ａは
零の値になる。この場合、DTO252に供給される入力増分
信号Ｂは値K1である。従って、次式が得られる。
対応する。PLL250がバーストに固定されると、信号Ａは
零の値になる。この場合、DTO252に供給される入力増分
信号Ｂは値K1である。従って、次式が得られる。
Ｂ＝K1＝ＭSC nom （３） 非固定の状態において、DTO252により発生される信号
の周波数は、SC nomと或る値ΔSCだけ異なり、信号
Ａは零でない。この場合、（３）式は次式のようにな
る。
の周波数は、SC nomと或る値ΔSCだけ異なり、信号
Ａは零でない。この場合、（３）式は次式のようにな
る。
Ｂ＝Ａ＋K1＝Ｍ（SC nom＋ΔSC）／CK nom（４） （４）式から次式が得られる。
Ａ＝ＭΔSC／CK nom （５） ＢがDTO252への入力増分信号であるから、（１）式に
（４）式を代入すると次式が得られる。DTO252 ＝（SC nom＋ΔSC）CK／CK nom（６） 従って、PLL250が色バースト信号に固定され、ΔSCの
項が零になったとしても、DTO252により発生される信号
の周波数は、実際のクロック周波数を公称クロック周波
数で割った因子CK／CK nomだけ変化する。
（４）式を代入すると次式が得られる。DTO252 ＝（SC nom＋ΔSC）CK／CK nom（６） 従って、PLL250が色バースト信号に固定され、ΔSCの
項が零になったとしても、DTO252により発生される信号
の周波数は、実際のクロック周波数を公称クロック周波
数で割った因子CK／CK nomだけ変化する。
第3A図は、本発明を具体化する回路のブロック図であ
る。この回路は信号Ｂを変更し、DTO252により発生され
る信号をCKの変化とほぼ無関係にさせる入力増分信号
である信号Ｂ′を発生する。
る。この回路は信号Ｂを変更し、DTO252により発生され
る信号をCKの変化とほぼ無関係にさせる入力増分信号
である信号Ｂ′を発生する。
第3A図の回路は、共振水晶312によって決まる周波数
xtlを有する正弦波基準信号を発生する発振器310を含
んでいる。発振器310の出力信号は、アナログ・ディジ
タル変換器（以下、AD変換器という。）314に供給され
る。AD変換器314は、例えば、４ビットのフラッシュ形A
D変換器であり、クロック信号CKによって決まる時点で
正弦波信号を標本化し、基準信号を表わすディジタル信
号を発生する。この基準信号の周波数は以下に説明する
理由により重要ではない。しかしながら、受像機が動作
している間、この周波数がほぼ不変であり、またナイキ
スト（Nyquist）の基準を満たすために、この周波数が
CKの1/2以下であることが望ましい。
xtlを有する正弦波基準信号を発生する発振器310を含
んでいる。発振器310の出力信号は、アナログ・ディジ
タル変換器（以下、AD変換器という。）314に供給され
る。AD変換器314は、例えば、４ビットのフラッシュ形A
D変換器であり、クロック信号CKによって決まる時点で
正弦波信号を標本化し、基準信号を表わすディジタル信
号を発生する。この基準信号の周波数は以下に説明する
理由により重要ではない。しかしながら、受像機が動作
している間、この周波数がほぼ不変であり、またナイキ
スト（Nyquist）の基準を満たすために、この周波数が
CKの1/2以下であることが望ましい。
AD変換器314から発生されるディジタル信号は、PLL30
0の一部である位相検出器316に供給される。PLL300は、
位相検出器316の外に低域通過フィルタ318、加算器32
0、ディジタル値源322、および加算器324、累算器レジ
スター326、ROM327を含むDTO302を含んでいる。このPLL
300は、例えば、発振器310から発生される基準信号に、
周波数および位相が固定されている４ビットのディジタ
ル信号をROM327の出力ポートに発生する。位相検出器31
6は、ROM327から発生される信号とAD変換器314から発生
される信号を比較する。最初にPLL300が基準信号に固定
された後、位相検出器316により発生される位相差信号
は、クロック信号CKによって引き起こされる位相変化を
表わす。この位相差信号は低域フィルタ318に供給され
る。フィルタ318はPLL300のループフィルタであって、
例えば、先に説明した低域フィルタ216および238と同じ
設計のものでよい。フィルタ318の積分利得因子および
比例利得因子は、ループ中の他の要素の利得定数と一緒
に、PLL200の時定数以下であるか、もしくはそれにほぼ
等しいループ時定数（すなわち、15水平ライン期間）を
与えるように定められる。フィルタ318から発生される
濾波済みの位相差信号は、一定値源322からのディジタ
ルの一定値K2に加算器320により加算される。加算器320
から発生される信号は、先に説明したように、入力増分
信号としてDTO302に供給される。DTO302の出力信号は帰
還ループを完成させるために位相検出器316に供給され
る。
0の一部である位相検出器316に供給される。PLL300は、
位相検出器316の外に低域通過フィルタ318、加算器32
0、ディジタル値源322、および加算器324、累算器レジ
スター326、ROM327を含むDTO302を含んでいる。このPLL
300は、例えば、発振器310から発生される基準信号に、
周波数および位相が固定されている４ビットのディジタ
ル信号をROM327の出力ポートに発生する。位相検出器31
6は、ROM327から発生される信号とAD変換器314から発生
される信号を比較する。最初にPLL300が基準信号に固定
された後、位相検出器316により発生される位相差信号
は、クロック信号CKによって引き起こされる位相変化を
表わす。この位相差信号は低域フィルタ318に供給され
る。フィルタ318はPLL300のループフィルタであって、
例えば、先に説明した低域フィルタ216および238と同じ
設計のものでよい。フィルタ318の積分利得因子および
比例利得因子は、ループ中の他の要素の利得定数と一緒
に、PLL200の時定数以下であるか、もしくはそれにほぼ
等しいループ時定数（すなわち、15水平ライン期間）を
与えるように定められる。フィルタ318から発生される
濾波済みの位相差信号は、一定値源322からのディジタ
ルの一定値K2に加算器320により加算される。加算器320
から発生される信号は、先に説明したように、入力増分
信号としてDTO302に供給される。DTO302の出力信号は帰
還ループを完成させるために位相検出器316に供給され
る。
以下に、PLL300の動作を更に詳細に分析する。基準信
号の周波数xtlは、それが水晶制御発振器により発生
されるから、実質的に不変である。従って、位相検出器
316により発生される位相差信号および低域フィルタ318
により発生される位相補正信号は、水晶発振器310によ
り発生される信号に関して、DTO302により発生される信
号中の周波数差および位相差に比例する。これらの周波
数差および位相差は、クロック信号CKにおける周波数の
不安定性によって引き起こされる。従って、信号源210
を介した受信される信号が標準の信号源からのものであ
れば、低域フィルタ318の出力信号Ｃは零の値であり、D
TO302への入力増分信号は、一定値源322から供給される
ディジタル値K2である。PLL250に関連して先に説明した
ものと同様な分析を使うと、値K2は（７）式で表わされ
る。
号の周波数xtlは、それが水晶制御発振器により発生
されるから、実質的に不変である。従って、位相検出器
316により発生される位相差信号および低域フィルタ318
により発生される位相補正信号は、水晶発振器310によ
り発生される信号に関して、DTO302により発生される信
号中の周波数差および位相差に比例する。これらの周波
数差および位相差は、クロック信号CKにおける周波数の
不安定性によって引き起こされる。従って、信号源210
を介した受信される信号が標準の信号源からのものであ
れば、低域フィルタ318の出力信号Ｃは零の値であり、D
TO302への入力増分信号は、一定値源322から供給される
ディジタル値K2である。PLL250に関連して先に説明した
ものと同様な分析を使うと、値K2は（７）式で表わされ
る。
K2＝Ｎxtl/CK nom （７） ここで、Ｎの数は累算器レジスター326に貯えること
ができる最大数より１大きい数である。
ができる最大数より１大きい数である。
しかしながら、信号源210を介して受信される信号が
非標準の信号源からのものであれば、クロック信号CK
は、公称値CK nomとはΔCKだけ異なり、フィルタ31
8から供給される信号Ｃは零でない。この場合、DTO302
に供給される入力増分信号Ｃ′はＣ＋K2になり、クロッ
ク信号の周波数は、所望の公称クロック周波数に対して
クロック周波数に対してクロック周波数CKの変化を表
わすCK nom＋ΔCKになる。従って、信号Ｃ′は次式
で表わされる。
非標準の信号源からのものであれば、クロック信号CK
は、公称値CK nomとはΔCKだけ異なり、フィルタ31
8から供給される信号Ｃは零でない。この場合、DTO302
に供給される入力増分信号Ｃ′はＣ＋K2になり、クロッ
ク信号の周波数は、所望の公称クロック周波数に対して
クロック周波数に対してクロック周波数CKの変化を表
わすCK nom＋ΔCKになる。従って、信号Ｃ′は次式
で表わされる。
Ｃ′＝Ｃ＋K2＝Ｎxtl/（CK nom＋ΔCK） （８） （８）式の右辺にCK nom/CK nomを掛けると次式が
得られる。
得られる。
Ｃ＋K2＝ＮxtlCK nom/（CK nom＋ΔCK）CK n
om （９） （９）式において、分子の因数CK nomの代りにCK nom＋ΔCK−ΔCKを使うと次式が得られる。
om （９） （９）式において、分子の因数CK nomの代りにCK nom＋ΔCK−ΔCKを使うと次式が得られる。
Ｃ＋K2＝Ｎxtl/CK nom−ＮxtlΔCK／（CK no
m＋ΔCK）CK nom （10） （10）式から次式が得られる。
m＋ΔCK）CK nom （10） （10）式から次式が得られる。
Ｃ＝−ＮxtlΔCK／（CK nom＋ΔCK）CK nom
（11） （11）式は、位相検出器316から供給される位相差信号
に応答して、低域フィルタ318により与えられる周波数
差信号を表わす。
（11） （11）式は、位相検出器316から供給される位相差信号
に応答して、低域フィルタ318により与えられる周波数
差信号を表わす。
ＣおよびK2の和である信号Ｃ′が、入力増分信号とし
てDTO302に供給されると、DTO302がCKの変化に正確に
追従し、DTO302により発生される信号の周波数はxtl
にほぼ等しく保持される。
てDTO302に供給されると、DTO302がCKの変化に正確に
追従し、DTO302により発生される信号の周波数はxtl
にほぼ等しく保持される。
信号Ｃ′は、除算器329の被除数の入力ポート、およ
び除算器329の除数の入力ポートに信号を供給するラッ
チ338に供給される。アンドゲート336はラッチ338のク
ロック入力端子に接続される。アンドゲート336の入力
端子は、クロック信号CKおよび制御信号をそれぞれ受け
取るように結合される。アンドゲート336は、比較器33
0、ディジタルの基準値源332およびフリップフロップ33
4を含んでいる回路により、信号Ｃ′のサンプルをラッ
チ338に選択的に貯えるように制御される。フリップフ
ロップ334は、複合ビデオ信号源210から発生されるソー
ス・チェインジ（SOURCE CHANGE）によりセットされる
この信号は、信号源210から発生される信号源に変化が
あるときは常にフリップフロップ334をセットする。
び除算器329の除数の入力ポートに信号を供給するラッ
チ338に供給される。アンドゲート336はラッチ338のク
ロック入力端子に接続される。アンドゲート336の入力
端子は、クロック信号CKおよび制御信号をそれぞれ受け
取るように結合される。アンドゲート336は、比較器33
0、ディジタルの基準値源332およびフリップフロップ33
4を含んでいる回路により、信号Ｃ′のサンプルをラッ
チ338に選択的に貯えるように制御される。フリップフ
ロップ334は、複合ビデオ信号源210から発生されるソー
ス・チェインジ（SOURCE CHANGE）によりセットされる
この信号は、信号源210から発生される信号源に変化が
あるときは常にフリップフロップ334をセットする。
一般に、ビデオテープレコーダーあるいはビデオディ
スクプレヤーのような非標準の信号源からの複合ビデオ
信号は標準信号であるように考えられる。先に説明した
水平ライン周波数における変動は、ビデオ信号がほぼ標
準の水平ライン周波数を有する間の期間中に散在する不
規則な期間において生じる。フリップフロップ334がセ
ットされると、信号Ｃ′の値が除算器329の両入力に供
給され、除算器329により発生される出力信号Ｃ″はほ
ぼ１に等しい。信号Ｃ″は、DTO252に対する入力増分信
号Ｂ′を発生するために信号Ｂに掛けられる。比較器33
0は、予め定められる期間に亘って、信号Ｂ′と既知の
標準信号が受信されたときＢ′の値を表わすディジタル
の基準値KRを比較する。K2の値は、例えば、製造工程の
間に基準信号の較正源によりセットされる。比較器330
が、Ｂ′の値がKRに等しいことを決定すると、比較器33
0はフリップフロップ334をリセットし、信号Ｃ′のサン
プルがラッチ338に更に貯えられないようにアンドゲー
ト336を非作動状態にする。
スクプレヤーのような非標準の信号源からの複合ビデオ
信号は標準信号であるように考えられる。先に説明した
水平ライン周波数における変動は、ビデオ信号がほぼ標
準の水平ライン周波数を有する間の期間中に散在する不
規則な期間において生じる。フリップフロップ334がセ
ットされると、信号Ｃ′の値が除算器329の両入力に供
給され、除算器329により発生される出力信号Ｃ″はほ
ぼ１に等しい。信号Ｃ″は、DTO252に対する入力増分信
号Ｂ′を発生するために信号Ｂに掛けられる。比較器33
0は、予め定められる期間に亘って、信号Ｂ′と既知の
標準信号が受信されたときＢ′の値を表わすディジタル
の基準値KRを比較する。K2の値は、例えば、製造工程の
間に基準信号の較正源によりセットされる。比較器330
が、Ｂ′の値がKRに等しいことを決定すると、比較器33
0はフリップフロップ334をリセットし、信号Ｃ′のサン
プルがラッチ338に更に貯えられないようにアンドゲー
ト336を非作動状態にする。
受信された信号が標準信号の基準を満たす（すなわ
ち、CK＝CK nom）と、ラッチへの入力が止められる
から、ラッチ338に貯えられる信号Ｃ′のサンプルCL′
は次式で表わされる。
ち、CK＝CK nom）と、ラッチへの入力が止められる
から、ラッチ338に貯えられる信号Ｃ′のサンプルCL′
は次式で表わされる。
Ｃ′Ｌ＝ＮXTL／CK nom （12） （８）式で表わされる信号Ｃ′を値Ｃ′Ｌで割ると次式
で表わされるＣ″が得られる。
で表わされるＣ″が得られる。
Ｃ″＝CK nom/CK （13） 乗算器328により、加算器240からの信号Ｂに信号Ｃ″を
掛けると、次式で表わされる補正された入力増分信号
Ｂ′が得られる。
掛けると、次式で表わされる補正された入力増分信号
Ｂ′が得られる。
Ｂ′＝Ｍ（SC nom＋ΔSC）／CK （14） Ｂ′がDTO252の入力増分信号として供給されると、
（６）式は次式のようになる。DTO252 ＝SC nom＋ΔSC （15） 従って、PLL250により発生される信号の周波数はクロッ
ク信号CKの周波数に実質上左右されなくなる。
（６）式は次式のようになる。DTO252 ＝SC nom＋ΔSC （15） 従って、PLL250により発生される信号の周波数はクロッ
ク信号CKの周波数に実質上左右されなくなる。
また、補正信号Ｃ″を発生する回路は発振器310の実
際の周波数XTLに実質上無関係であることが分る。信
号Ｃ′の因子XTLは、Ｃ′がラッチ338に貯えられてい
るサンプル値で割り算されると消去される。従って、周
波数XTLの値は重要ではないが、その安定性は、貯え
られた値Ｃ′Ｌが使われている間有効状態を保持するた
めには重要である。
際の周波数XTLに実質上無関係であることが分る。信
号Ｃ′の因子XTLは、Ｃ′がラッチ338に貯えられてい
るサンプル値で割り算されると消去される。従って、周
波数XTLの値は重要ではないが、その安定性は、貯え
られた値Ｃ′Ｌが使われている間有効状態を保持するた
めには重要である。
第3A図に示す回路は、乗算器328の代りに第3B図に示
す回路328′を使うことにより簡単化される。第3B図に
おいて、信号Ｃ″は減算器350に供給される。減算器350
は、ディジタル値源352から供給される１の値を信号
Ｃ″から引き算する。減算器350から発生される信号に
は、サンプル・スケーラー354によりSC nom/CK nom
（例えば、本実施では218）にほぼ等しい値が掛けられ
る。サンプル・スケーラーから発生される信号は、加算
器356により信号Ｂに加算され、信号Ｂ′を発生する。
す回路328′を使うことにより簡単化される。第3B図に
おいて、信号Ｃ″は減算器350に供給される。減算器350
は、ディジタル値源352から供給される１の値を信号
Ｃ″から引き算する。減算器350から発生される信号に
は、サンプル・スケーラー354によりSC nom/CK nom
（例えば、本実施では218）にほぼ等しい値が掛けられ
る。サンプル・スケーラーから発生される信号は、加算
器356により信号Ｂに加算され、信号Ｂ′を発生する。
以下に回路328′の数学的解析を示す。（13）式、
Ｃ″＝CK nom/CKおよび（４）式、Ｂ＝Ｍ（SC no
m＋ΔSC）／CK nomから、加算器356の出力信号Ｂ′
は次式のようになる。
Ｃ″＝CK nom/CKおよび（４）式、Ｂ＝Ｍ（SC no
m＋ΔSC）／CK nomから、加算器356の出力信号Ｂ′
は次式のようになる。
Ｂ′＝ＭSC nom/CK nom＋ＭΔSC／CK nom＋
（CK nom/CK−１）（ＭSC nom/CK nom）（16） この式は次式のように簡単化される。
（CK nom/CK−１）（ＭSC nom/CK nom）（16） この式は次式のように簡単化される。
Ｂ′＝ＭSC nom/CK nom＋ＭΔSC／CK nom＋Ｍ
SC nom/CK−ＭSC nom/CK nom （17） あるいは、 Ｂ′＝Ｍ（SC nom/CK＋ΔSC／CK nom） （18） 先に説明したように、水晶312の精確な共振周波数
は、この回路の場合重要ではない。従って、低い許容度
の水晶を手動調整することなく使って所望の周波数を発
生させることができ、あるいは、その代りにAD変換器31
4に供給される振動信号は、存在する信号源、例えば、
テレビジョン受像機を制御するために使われるマイクロ
プロセッサ用のクロック信号発生器から取り出してもよ
い。
SC nom/CK−ＭSC nom/CK nom （17） あるいは、 Ｂ′＝Ｍ（SC nom/CK＋ΔSC／CK nom） （18） 先に説明したように、水晶312の精確な共振周波数
は、この回路の場合重要ではない。従って、低い許容度
の水晶を手動調整することなく使って所望の周波数を発
生させることができ、あるいは、その代りにAD変換器31
4に供給される振動信号は、存在する信号源、例えば、
テレビジョン受像機を制御するために使われるマイクロ
プロセッサ用のクロック信号発生器から取り出してもよ
い。
第1A図は、離散時間発振器（DTO）のブロック図であ
り、第1B図および第1C図は、離散時間発振器の動作を説
明するのに有用な波形図である。 第２図は、ディジタル・テレビジョン受像機の一部のブ
ロック図である。 第3A図は、第２図に示すテレビジョン受像機の一部に使
われる、本発明を具体化する回路のブロック図である。 第3B図は、第3A図に示す回路に使われる代りの回路のブ
ロック図である。 第４図は、第２図および第３図に使われる低域通過フィ
ルタの一構成例を示すブロック図である。 300……位相ロックループ（PLL）、302……離散時間発
振器（DTO）、310……発振器、316……位相検出器、318
……低域通過フィルタ、320……加算器、322……ディジ
タル値源、324……加算器、326……累算器レジスター、
327……読出し専用メモリ（ROM）、328……乗算器、329
……除算器、330……比較器、332……ディジタルの基準
値源、334……フリップフロップ、336……アンドゲー
ト、338……ラッチ。
り、第1B図および第1C図は、離散時間発振器の動作を説
明するのに有用な波形図である。 第２図は、ディジタル・テレビジョン受像機の一部のブ
ロック図である。 第3A図は、第２図に示すテレビジョン受像機の一部に使
われる、本発明を具体化する回路のブロック図である。 第3B図は、第3A図に示す回路に使われる代りの回路のブ
ロック図である。 第４図は、第２図および第３図に使われる低域通過フィ
ルタの一構成例を示すブロック図である。 300……位相ロックループ（PLL）、302……離散時間発
振器（DTO）、310……発振器、316……位相検出器、318
……低域通過フィルタ、320……加算器、322……ディジ
タル値源、324……加算器、326……累算器レジスター、
327……読出し専用メモリ（ROM）、328……乗算器、329
……除算器、330……比較器、332……ディジタルの基準
値源、334……フリップフロップ、336……アンドゲー
ト、338……ラッチ。
Claims (2)
- 【請求項１】瞬時周波数が公称クロック周波数を中心に
変化するクロック信号源、および前記クロック信号と第
１の周波数制御信号に応答し、予め定められる周波数を
有する出力信号を発生するディジタル発振器であり、前
記出力信号の周波数の変動が前記クロック信号の周波数
の変動により引き起こされる傾向にある前記ディジタル
発振器と共に使用する周波数安定化回路であって、 ほぼ一定の周波数を有する基準信号を発生する基準信号
源と、 位相ロックループであって、前記クロック信号と第２の
周波数制御信号に応答して前記基準信号とほぼ同じ周波
数を有する振動信号を発生する離散時間発振器であり、
該離散時間発振器により発生される信号の周波数の変動
が前記クロック信号の周波数の変動により引き起こされ
る傾向にある前記離散時間発振器を備え、また前記基準
信号源と前記離散時間発振器に結合される位相比較手段
を含み、前記基準信号と前記離散時間発振器の信号との
位相差を表わし且つ前記位相ロックループに対して前記
クロック信号に関連する前記振動信号の周波数の変動を
補償する傾向にある前記第２の周波数制御信号を発生す
る手段を備える前記位相ロックループと、 前記第２の周波数制御信号に応答し、前記クロック信号
の周波数が前記公称クロック周波数にほぼ等しいとき前
記第２の周波数制御信号の値を表わす標準周波数の制御
値を発生する制御値発生手段と、 前記標準周波数の制御値と前記第２の周波数制御信号に
応答する信号除算器を備え、前記公称クロック周波数に
対して前記クロック信号の周波数の変動を表わし且つ前
記基準信号の周波数と実質的に無関係な補正信号を発生
する補正信号発生手段と、 前記補正信号と前記第１の周波数制御信号に応答し、前
記ディジタル発振器に供給される変更された第１の周波
数制御信号を発生して、前記クロック信号に関連する前
記出力信号の周波数の変動を実質的に除去する手段とを
含んでいる、前記周波数安定化回路。 - 【請求項２】前記制御値発生手段が、 前記第２の周波数制御信号を受け取るように結合される
入力ポートおよび前記信号除算器に結合される出力ポー
トを備え、予め定められる状態にあるサンプル蓄積制御
信号に応答して、前記第２の周波数制御信号の選択され
たサンプルを蓄積するサンプル蓄積手段と、 前記変更された信号を発生する変更信号発生手段に結合
され、前記サンプル蓄積制御信号を発生し、該変更信号
発生手段から発生される信号と予め定められる値を比較
する手段を含み、且つ前記変更された第１の周波数制御
信号が前記予め定められる値と所定の関係を有するとき
前記サンプル蓄積制御信号を前記予め定められる状態に
変更する手段を含むサンプル蓄積制御信号発生手段とを
含んでいる、特許請求の範囲第１項記載の周波数安定化
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/845,698 US4694326A (en) | 1986-03-28 | 1986-03-28 | Digital phase locked loop stabilization circuitry including a secondary digital phase locked loop which may be locked at an indeterminate frequency |
| US845698 | 1986-03-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62236214A JPS62236214A (ja) | 1987-10-16 |
| JP2547562B2 true JP2547562B2 (ja) | 1996-10-23 |
Family
ID=25295882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62071968A Expired - Lifetime JP2547562B2 (ja) | 1986-03-28 | 1987-03-27 | 周波数安定化回路 |
Country Status (10)
| Country | Link |
|---|---|
| US (1) | US4694326A (ja) |
| EP (1) | EP0239412B1 (ja) |
| JP (1) | JP2547562B2 (ja) |
| KR (1) | KR960009971B1 (ja) |
| AT (1) | ATE98827T1 (ja) |
| AU (1) | AU597949B2 (ja) |
| CA (1) | CA1305787C (ja) |
| DE (1) | DE3788448T2 (ja) |
| ES (1) | ES2047490T3 (ja) |
| FI (1) | FI871245A (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| MY102145A (en) * | 1986-08-26 | 1992-04-30 | Nippon Denki Home Electronics | Digital color demodulator. |
| JPH01319389A (ja) * | 1988-06-20 | 1989-12-25 | Fujitsu Ltd | カラー画像表示制御装置 |
| JP2539024B2 (ja) * | 1988-06-30 | 1996-10-02 | 富士通株式会社 | 複合映像信号生成方法 |
| JPH0770994B2 (ja) * | 1989-01-12 | 1995-07-31 | 松下電器産業株式会社 | 位相同期回路 |
| JP2896901B2 (ja) * | 1989-05-26 | 1999-05-31 | アールシーエー トムソン ライセンシング コーポレーション | 位相固定された副搬送波再生回路 |
| GB2242800B (en) * | 1990-04-03 | 1993-11-24 | Sony Corp | Digital phase detector arrangements |
| EP0464230B1 (de) * | 1990-06-30 | 1996-09-18 | Deutsche ITT Industries GmbH | Digitale Phasenregelungsschleife |
| US5121085A (en) * | 1991-06-28 | 1992-06-09 | Digital Equipment Corporation | Dual-charge-pump bandwidth-switched phase-locked loop |
| JPH0591522A (ja) * | 1991-09-30 | 1993-04-09 | Toshiba Corp | デイジタル発振器及びこれを用いた色副搬送波再生回路 |
| US5379077A (en) * | 1991-12-12 | 1995-01-03 | Brooktree Corporation | System for and method of, operating upon NTSC and PAL signals |
| EP0555756A3 (en) * | 1992-02-10 | 1994-06-22 | Hitachi Ltd | Colour video signal processing method and device |
| DE4221683A1 (de) * | 1992-07-02 | 1994-01-13 | Philips Patentverwaltung | Verfahren zur Datenübertragung |
| KR0134309B1 (ko) * | 1994-03-11 | 1998-04-23 | 김광호 | 디지탈 주파수 자동조절회로 |
| GB2295935B (en) * | 1994-12-09 | 1999-05-12 | Plessey Semiconductors Ltd | Oscillatory signal generator arrangement |
| US5703656A (en) * | 1995-12-12 | 1997-12-30 | Trw Inc. | Digital phase error detector for locking to color subcarrier of video signals |
| US5808691A (en) * | 1995-12-12 | 1998-09-15 | Cirrus Logic, Inc. | Digital carrier synthesis synchronized to a reference signal that is asynchronous with respect to a digital sampling clock |
| US5786868A (en) * | 1995-12-22 | 1998-07-28 | Cirrus Logic, Inc. | Automatic step generator for self-correction of sampling |
| JP3304036B2 (ja) * | 1996-04-22 | 2002-07-22 | モトローラ株式会社 | ディジタル映像処理装置のクロック発生回路 |
| US6380980B1 (en) * | 1997-08-25 | 2002-04-30 | Intel Corporation | Method and apparatus for recovering video color subcarrier signal |
| DE19738914C2 (de) * | 1997-09-05 | 2002-01-17 | Micronas Munich Gmbh | Digitale PLL-Schaltung mit erhöhter Zeitauflösung |
| US5982574A (en) * | 1997-10-17 | 1999-11-09 | Vtc Inc. | Automatic tracking frequency servo demodulation technique for DVCR applications |
| US6330034B1 (en) * | 1997-10-31 | 2001-12-11 | Texas Instruments Incorporated | Color phase-locked loop for video decoder |
| FR2779588B1 (fr) * | 1998-06-05 | 2000-07-13 | Sgs Thomson Microelectronics | Dispositif de generation d'un signal de commande dephase par rapport a un signal de synchronisation externe |
| JP2001186208A (ja) * | 1999-12-27 | 2001-07-06 | Mitsubishi Electric Corp | 復調回路 |
| US6839092B2 (en) * | 2000-05-22 | 2005-01-04 | Texas Instruments Incorporated | Feed forward error correction in video decoder |
| US7288998B2 (en) | 2003-05-02 | 2007-10-30 | Silicon Laboratories Inc. | Voltage controlled clock synthesizer |
| US7064617B2 (en) | 2003-05-02 | 2006-06-20 | Silicon Laboratories Inc. | Method and apparatus for temperature compensation |
| US7295077B2 (en) | 2003-05-02 | 2007-11-13 | Silicon Laboratories Inc. | Multi-frequency clock synthesizer |
| US7436227B2 (en) | 2003-05-02 | 2008-10-14 | Silicon Laboratories Inc. | Dual loop architecture useful for a programmable clock source and clock multiplier applications |
| US7187241B2 (en) | 2003-05-02 | 2007-03-06 | Silicon Laboratories Inc. | Calibration of oscillator devices |
| EP2075908A3 (en) * | 2004-04-30 | 2009-07-22 | Telegent Systems, Inc. | integrated analog video receiver |
| US7508451B2 (en) * | 2004-04-30 | 2009-03-24 | Telegent Systems, Inc. | Phase-noise mitigation in an integrated analog video receiver |
| KR100688511B1 (ko) * | 2004-12-20 | 2007-03-02 | 삼성전자주식회사 | 영상 신호의 부반송파 추적을 위한 디지털 처리 장치 및방법 |
| US7500044B2 (en) * | 2005-07-07 | 2009-03-03 | P.A. Semi, Inc. | Digital phase relationship lock loop |
Family Cites Families (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3578902A (en) * | 1968-08-28 | 1971-05-18 | Rca Corp | Apparatus for synchronized generation of a signal from a composite color video signal subjected to signal perturbations |
| GB2048605B (en) * | 1979-05-04 | 1983-03-30 | Philips Electronic Associated | Television receiver synchronizing arrangement |
| GB2059711B (en) * | 1979-09-12 | 1983-07-20 | British Broadcasting Corp | Digital demodulation or modulation of television chrominance signals |
| DE3027828A1 (de) * | 1980-07-23 | 1982-03-04 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Frequenz/phasenregelschleife |
| JPS6051312B2 (ja) * | 1981-03-20 | 1985-11-13 | 日本ビクター株式会社 | 水平走査周波数逓倍回路 |
| JPS57181232A (en) * | 1981-04-30 | 1982-11-08 | Fujitsu Ltd | Voltage-controlled oscillator circuit |
| NL8103437A (nl) * | 1981-07-21 | 1983-02-16 | Philips Nv | Synchroniseerschakeling voor een televisie-ontvanger. |
| NL8103705A (nl) * | 1981-08-06 | 1983-03-01 | Philips Nv | Lijnsynchroniseerschakeling voor een beelweergeefinrichting. |
| US4500404A (en) * | 1981-12-21 | 1985-02-19 | Daniel Tucker | Chlorine generator device |
| US4506175A (en) * | 1982-08-18 | 1985-03-19 | Rca Corporation | Digital phase comparator circuit producing sign and magnitude outputs |
| NL8204936A (nl) * | 1982-12-22 | 1984-07-16 | Philips Nv | Demodulatieschakeling voor een gedigitaliseerd chrominantiesignaal. |
| DE3432314A1 (de) * | 1984-09-03 | 1986-03-13 | Philips Patentverwaltung Gmbh, 2000 Hamburg | Schaltungsanordnung zum ableiten digitaler farbsignale aus einem analogen fernsehsignal |
| JPH0799440B2 (ja) * | 1985-09-26 | 1995-10-25 | 松下電器産業株式会社 | カラ−電子写真方法 |
| US4694327A (en) * | 1986-03-28 | 1987-09-15 | Rca Corporation | Digital phase locked loop stabilization circuitry using a secondary digital phase locked loop |
-
1986
- 1986-03-28 US US06/845,698 patent/US4694326A/en not_active Expired - Fee Related
-
1987
- 1987-03-20 FI FI871245A patent/FI871245A/fi not_active IP Right Cessation
- 1987-03-23 AU AU70512/87A patent/AU597949B2/en not_active Ceased
- 1987-03-27 DE DE3788448T patent/DE3788448T2/de not_active Expired - Fee Related
- 1987-03-27 EP EP87302657A patent/EP0239412B1/en not_active Expired - Lifetime
- 1987-03-27 JP JP62071968A patent/JP2547562B2/ja not_active Expired - Lifetime
- 1987-03-27 ES ES87302657T patent/ES2047490T3/es not_active Expired - Lifetime
- 1987-03-27 KR KR87002843A patent/KR960009971B1/ko not_active IP Right Cessation
- 1987-03-27 CA CA000533156A patent/CA1305787C/en not_active Expired - Fee Related
- 1987-03-27 AT AT87302657T patent/ATE98827T1/de not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ATE98827T1 (de) | 1994-01-15 |
| JPS62236214A (ja) | 1987-10-16 |
| KR870009554A (ko) | 1987-10-27 |
| CA1305787C (en) | 1992-07-28 |
| AU597949B2 (en) | 1990-06-14 |
| EP0239412B1 (en) | 1993-12-15 |
| EP0239412A2 (en) | 1987-09-30 |
| US4694326A (en) | 1987-09-15 |
| ES2047490T3 (es) | 1994-03-01 |
| DE3788448D1 (de) | 1994-01-27 |
| EP0239412A3 (en) | 1989-07-05 |
| FI871245A (fi) | 1987-09-29 |
| KR960009971B1 (en) | 1996-07-25 |
| FI871245A0 (fi) | 1987-03-20 |
| DE3788448T2 (de) | 1994-06-30 |
| AU7051287A (en) | 1987-10-01 |
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