JPS62236214A - 周波数安定化回路 - Google Patents

周波数安定化回路

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JPS62236214A
JPS62236214A JP62071968A JP7196887A JPS62236214A JP S62236214 A JPS62236214 A JP S62236214A JP 62071968 A JP62071968 A JP 62071968A JP 7196887 A JP7196887 A JP 7196887A JP S62236214 A JPS62236214 A JP S62236214A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、不安定なりロック信号により制御されるディ
ジタルの位相ロックループにおける周波・数の不安定性
を減少させる回路に関する。
発明の背景 ディジタルの位相ロックループ（ＰＬＬ　）は、周波数
と位相が基準信号に固定される振動信号を発生する可変
のディジタル発振器を含んでいる。ディジタルのＰＬＬ
により発生される信号の周波数と位相は、基準信号の周
波数と位相だけでなく、ディジタル発振器に供給される
クロック信号の周波数によって決まる。
例えば、ライン固定のディジタル・テレビジョン受像機
において、クロミナンスの副搬送波信号を再生するため
に使われるディジタルの位相ロックループを考えてみる
。この種のシステムの一例は、米国特許第４，３４９，
８３３号明細書中に開示すしている。簡単に説明すると
、このシステムは、複合ビデオ信号の色基準バースト成
分に位相が固定されているディジタルのクロミナンス色
副搬送′　　波信号を発生する離散時間発振器（ｄｉｓ
ｃｒｅｔｅｔｉｍｅ　ｏｓｃｉｌｌａｔｏｒ　、　ＤＴ
Ｏと略す。）を含んでいる。
この発１辰器（ＤＴＯ）は、３つの要素、すなわち、加
算器、累算器レノスターおよび読出し専用メモリ（ＲＯ
Ｍ　）を含んでいる。累算器レノスターにより保持され
る値は、クロック信号（ＣＫ）（７）各パルスの前縁と
一致して入力信号（Ｉｎ）によシ増加される。累算器レ
ジスターの出カイ直はアドレスとしてＲＯＭに供給され
る。このＲＯＭは、累算器レノスターから供給されるア
Ｐレス値に応答して、周期的な出力関数、例えば、正弦
波のサンプルを出力信号として発生するようにプログラ
ムされている。Ｍ−１が累算器レジスターに保持される
最大値であり、増分信号（Ｉｎ　）が離散時間発振器（
ＤＴＯ）に供給されるものとする。この発振器（ＤＴＯ
）により発生される信号の周波数（ｆｏｔｏ　）は次式
で表わされる。
ｆｏ丁ｏ　　＝　　（Ｉｎ／Ｍ）ｆｃ＋ｔ　　　　　　
　　　　　　（１）離散時間発振器（ＤＴＯ）がディジ
タルのＰＬＬに使われる時、累算器レジスターに保持さ
れる値の範囲（すなわち、累算器の法）およびクロック
信号ｆＣＫの周波数は不変であるものとし、とのＤＴＯ
から発生される信号の周波数はＤＴＯの入力端子に供給
される増分値Ｉｎを変えることによってのみ変えられる
ものとする。先に示した米国特許第４．３４９，８３３
号明細書においては、ＤＴＯに供給される入力信号は、
このＤＴＯによシ発生される再構成の色副搬送波信号お
よび受信されたビデオ信号の色基準バースト信号成分間
で検出された位相差によって決まる。この位相差信号は
低域通過フィルタに供給され、このフィルタの出力信号
は、ＤＴＯから発生される信号の周波数および位相がバ
ースト信号に固定されたままでいるように、ＤＴＯへの
入力値を変えるために使われる。
先に説明したように、この種のディジタルのＰＬＬに対
する基本的な仮定は、クロック周波数が不変であるとい
うことである。クロック信号が、入力ビデオ信号の水平
ライン同期信号成分（ライン固定のＰＬＬ　）に固定す
るＰＬＬによシ発生され、入力ビデオ信号がビデオテー
ゾレコー／　−（ＶＴＲ）やビデオディスフグレヤーの
ような非標準の信号源から供給される場合、この仮定は
有効でなくなる。通常、非標準の信・号源から供給され
る信号は、比較的安定な同期信号成分を有するが、ライ
ンからラインで周波数もしくは位相が相当変化する水平
ライン同期信号を有する。この変動は、テープの伸び、
ディスクの欠陥、あるいはビデオテープレコーダーやデ
ィスクデレヤーにおけるモーターの速度変動によシ生じ
る。ライン固定のＰＬＬから発生されるクロック信号の
周波数は、水平ライン同期信号の周波数変化に追従する
ように変わる。
ライン固定のクロック信号を発生するＰＬＬの時定数は
、一般に、比較的短く、例えば、１０あるいは１５の水
平ライン期間の大きさである。この比較的短い時定数に
よシ、システムは変化するライン周波数に速やかに追従
することができ、１フイールドもしくは１フレームに亘
ってライン当りほぼ一定のサングル数を確保することが
できる・この機能は、フィールドもしくはフレーム蓄積
メモリを誉んでいるテレビジョン信号処理システムにお
いて望ましいものである。
しかしながら、この追従機能により、クロック信号の周
波数に相当の変動が生じ、色副搬送波信号を再生するた
めにディジタルのＰＬＬを使うテレビジョン・システム
に重大な色信号の歪みを発生させる。
複合ビデオ信号についての色副搬送波周波数は、送信機
、ビデオチーブレコーダーもしくはディスクプレヤーに
おいて水晶制御発振器によシ発生されるから、比較的安
定である。ビデオ信号中のカラー情報は、この色副搬送
波周波数に対して直角振幅変調されている。この信号を
復調するためには、ＰＬＬから発生される再生副搬送波
信号の周波数と位相が元の副搬送波信号の周波数と位相
によく一致していることが望ましい。標準の複合ビデオ
信号においては、色副搬送波信号が抑圧されるから、色
副搬送波信号を再生するＰＬＬはビデオ信号の色基準バ
ースト成分に固定する。これらの成分は、各水平ライン
の小さな部分の間だけで生じる。従って、色副搬送波用
ＰＬＬが比較的多数の水平ライン期間に亘って位相誤差
を累積し、測定された如何なる位相誤差も正確であって
、ビデオ信号中の雑音が混入しないことを確実にするこ
とが望ましい。従って、色副搬送波用のＰＬＬは、シス
テムツクロック信号を発生するライン固定のＰＬＬよシ
ずっと長い時定数を有することが好ましい。
この時定数は、例えば、１フレ一ム期間の大きさでよい
。
ループの時定数における差およびディジタルの色副搬送
波ＰＬＬから発生される信号の周波数がクロック信号の
周波数に依存するから、２つのＰＬＬの組合わせにより
、再生された色副搬送波信号中に不安定性が生じる。こ
の不安定性により、色副搬送波用ＰＬＬは誤った周波数
で固定されることすらある。
発明の概要 本発明は、周波数が不安定な信号にょシクロツク制御さ
れる第１のディジタルＰＬＬにょシ発生される信号の周
波数を安定化させる回路である。この回路は、実質的に
不変の周波数を有する基準信号を発生する発振器を含ん
でいる。この発振器の出力信号は、位相検出器を含んで
いる第２のディジタルＰＬＬに供給される。位相検出器
は、基準信号を発生する発振器によシ発生される信号と
離散時間発振器により発生される信号とを比較し、２つ
の信号間の位相差を表わす信号を発生する。この位相差
の信号は、公称クロック周波数に対してクロック信号の
周波数の変化を表わす補償用制御信号を発生する回路に
供給される。補償用制御信号は、基準信号の周波数とは
実質的に無関係である。この信号が第１のディジタルＰ
ＬＬに補正信号として供給され、クロック信号に関連す
る周波数の不安定性が実質的に除去される。
実施例 各図において、太い矢印は、多ピットの並列ディジタル
信号用のパスを表わし、細い矢印は、アナログ信号もし
くは単一ビットのディジタル信号を伝える結線を表わす
。各装置の処理速度により、ある信号経路には補償用遅
延が必要である。個々のシステムにおいて、このような
遅延がどこで必要であるかは、ディジタル信号処理回路
を設計する分野の技術者は容易に理解することができる
。
第１Ａ図は、先に述べた型式の離散時間発振器（ＤＴＯ
）を示し、加算器１０．累算器レジスター２０および読
出し専用メモリ（ＲＯＭ　）　３０を含んでいる。加算
器１０は、入力信号（Ｉｎ　）および累算器レジスター
２ｏの出力値（Ｖ）に応答し、その合計を累算器レノス
ター２０の入力に供給する。
累算器レジスター２０によシ保持される値は、クロック
信号ＣＫの各パルスの前縁と一致して入力信号により増
加される。累算器レジスター２ｏの出力値は、このレジ
スター２０から発生されるアドレス値に応答し、出力信
号（Ｏｕｔ　）として周期的出力関数（例えば、正弦波
）を発生するようにグロダラムされているＲＯＭ　３０
にアドレスとして供給される。
ＤＴＯによシ発生される信号の周波数（ｆｏｔｏ）は、
先に説明したように次式で表わされる。
ｆｏｔｏ　＝　（Ｉｎ／Ｍ）ｆａｘ Ｉｎ／Ｍミ１／４のとき、ＤＴＯによシ発生される信号
″ｖ″および“Ｏｕｔ　”の例が、第１Ｂ図および第ｌ
Ｃ図にそれぞれ示されている。第１Ｃ図に示す正弦波形
上の各点は、累算器レジスター２０で発生されるアドレ
ス“Ｖ”（第１Ｂ図に示す）に応答するＲＯＭ　３０に
より発生される出力値を表わす。
第２図は、第１のＰＬＬ　２００および第２のＰＬ、Ｌ
２５０をそれぞれ含んでいるテレビジョン信号処理シス
テムの一部のブロック図である。ＰＬＬ　２００は、入
ってくるビデオ信号の水平ライン同期信号成分に位相固
定されるサンプリング・クロック信号ＣＫを発生する。
ＰＬＬ　２５０は、サンプリング・クロック信号ＣＫに
よシクロツク制御されるディジタルのＰＬＬであって、
色副搬送波信号を表わすディジタル信号を予め定められ
る位相で発生し、かつこの信号に対して直角位相の関係
にある信号を発生する。これら２つの信号は、入ってく
るビデオ信号のクロミナンス信号成分を同期的に復調す
るために使われ、直角関係にある２つの色差信］　　号
を発生する。
第２図において、複合ビデオ信号源２１０は、例工ば、
通常のディジタル・テレビジョン受像機におけるチュー
ナ、中間周波増幅器、ビデオ検波器およびアナログ・デ
ィ・ゾタル変換器を含んでおり、ディノタル化された複
合ビデオ信号を同期分離器２１２に供給する。また、ビ
デオ信号源２１０は、新しい複合ビデオ信号源が選択さ
れた時（例えば、チャネルがチューナで変えられた時）
を示す信号５（ＷＲＣＥ　ＣＨＡＮＧＥを発生する。同
期分離器２１２は、例えば、複合ビデオ信号の水平ライ
ン同期信号成分を表わす信号Ｈ５ＹＮＣを発生する。
Ｈ５ＹＮＣは位相比較器２１４の第１の入力端子に供給
される。内部的に発生される水平ライン同期信号Ｈ８は
、位相比較器２１４の第２の入力端子に供給される。信
号Ｈ３を発生する回路については以下に説明する。位相
比較器２１４は、例えば、米国特許第４，５０６．１７
５号明細書に開示されている回路と同様のものでよい。
位相比較器２１４によ多発生される信号は、例えば、・
パルス信号Ｈ３ＹＮＣおよびＨ８の各前縁間の時間遅延
である。この信号は、Ｈ５ＹＮＣ／ｆルシス前縁がＨＳ
／＃ルスシス縁よシ先に生じると正の値をとり、ＨＳ■
Ｃ−ぐシスの前縁がＨＳパルスの前縁よシ後に生じると
負の値をとる。
位相比較器２１４により発生される信号は低域通過フィ
ルタ２１６に供給される。フィルタ２１６はＰＬＬ　２
００のループフィルタである。このフィルタの一構成例
が第４図に示されている。第４図において、入力信号は
、入力値にスケール係数Ｋｐを掛けるスケーリング回路
４１０に供給される・スケーリング回路４１０によ多発
生されるディジタル信号は、加算器４５０の第１の入力
ポートに供給される。このフィルタへの入力信号は加算
器４２０の第１の入力ポートにも供給される。加算器４
２０は、遅延要素４３０と共に積分器を構成する。加算
器４２０の出力ポートは遅延要素４３０の入力ポートに
接続され、遅延要素４３０の出力ポートは加算器４２０
の第２の入力ポートに接続される。遅延要素４３０は、
例えば、信号ＣＬＫ（すなわち、水平ライン同期信号Ｈ
３）によりクロック制御される同期式のラッチであり、
信号Ｃ，ＬＫの１周期のサンプル遅延期間を与える。遅
延要素４３０によシ与えられる信号は、積分された入力
信号（すなわち、Ｈ５ＹＮＣおよびＨ３間の位相差を積
分したもの）である。この信号は、積分された信号に係
数に！を掛けるスケーリング回路４４０に供給される。
スケーリング回路４４０の出力信号は加算器４５０の第
２の入力ポートに供給される。加算器４５０から発生さ
れる信号が低域通過フィルタの出力信号である。第４図
に示す低域フィルタは、通常の比例項に積分制御を加え
た回路網のディジタルの一実施例である。ここで、係数
ＫＰおよびに、は、回路網の比例利得および積分利得に
それぞれ対応する。係数ＫＰおよびに！の値は、ＰＬＬ
についての所望の時定数と減衰率、およびループ中の他
の要素の利得によって決まる。この種のフィルタは、通
常、ＰＬＬにおいてループフィルタとして使われる。
第２図を参照すると、フィルタ２１６から発生され、低
域通過の濾波を受けた位相差信号は、ディジタル・アナ
ログ変換器（以下、ＤＡ変換器という。）２１８に供給
される。ＤＡ変換器２１８は、濾波された位相差信号を
表わすアナログの電圧値を発生し、この値を水平ライン
周波数で電圧制御発振器（以下、ＶＣＯという。）２２
０に供給する。通常設計のＶＣＯ２２０は、サンプリン
グ。
クロック信号ＣＫを発生する。ＶＣＯ２２０は、Ｒｘｆ
ｌｌなる自走周波数を有するように同調される。
この実施例において、Ｒは、色副搬送波周波数の倍数に
近い、水平ライン周波数ｆｕの高調波の順序数である。
例えばＳ　ＮＴＳＣ方式の場合、色副搬送波信号の周波
数ｆｓｃは、水平ライン周波数の棒の４５５番目の高調
波であり、サンプリング・クロック信号の周波数ｆＣＫ
は色副搬送波信号の周波数の４倍、すなわち４ｆｓｃで
ある。従って、この実施例で使われるｖＣＯは、水平ラ
イン周波数の約９１０倍（Ｒ＝９１０）の自走周波数を
有する。
ＶＣＯの正弦波出力信号は、ＲｆＨに等しい周波数ｆＣ
Ｋを有する方形波クロック信号ＣＫを発生するシュミッ
ト・トリガー回路２２１に供給される。
信号ＣＫは分周器２２２に供給される。分周器２２２は
、信号ＣＫの周波数をＲで割υ、ｆｌｌにほぼ等しい周
波数を有する信号Ｈ３を発生する。
先に説明したように、信号Ｈ８は位相比較器２１４の第
２の入力端子に供給される。
分周器２２２は、例えば、９１０の計数値になるとリセ
ットされるように構成される１０ビツトのカウンタ（図
示せず）を含んでいる。分周器２２２は、このカウンタ
に結合され、バースト期間の始まシと終シに対応する計
数値を検出し、各水平ライン期間における計数値によっ
て時間間隔を測るバースト・ダート信号ＢＧを発生する
回路要素（図示せず）も含んでいる。
ＰＬＬ　２００は、非標準信号の変化するライン周波数
に追従するクロック信号ＣＫを発生し、ライン当りほぼ
一定数のサンプリング・クロック・／ぐシスを発生させ
る。本実施例において、位相比較器２１４、低域フィル
タ２１６、ＤＡ変換器２１８、ＶＣｏ　　２　２　０　
　％　　　シ　ュ　ミ　　ッ　　ト　　・　　ト　リ　
が　−回　路　２２　１　および分周器２２２の利得因
子は、フィルタ、の時定数が約１５水平ライン期間であ
り、減衰定数が２となるように選定される。これらの利
得値は、ＰＬＬに使われる回路要素によって決ま如、位
相ロックループの設計分野の当業者は容易に計算するこ
とができる。利得値、減衰定数およびＰＬＬの時定数間
の関係に関する説明については１１９５３年８月に発行
された、アイ・アール・イーのプロシーディング（Ｐｒ
ｏｃｅｅｄｉｎｇ　ｏｆ　ｔｈｅ　ＩＲＥ　）の第１０
４３頁−１０４８頁に掲載された１グルーエン・グプリ
ュー・ジェイ（Ｇｒｕｅｎ　、　Ｗ、Ｊ・）氏による“
自動周波数制御による同期理論”　（Ｔｈｅｏｒｙｏｆ
　ＡＦＣ５ｙｎｃｈｒｏｎｉｚａｔｉｏｎ　）という論
文を参照されたい。
信号源２１０からの複合ビデオ信号は、Ｙ／Ｃ分離フィ
ルタ回路２３０にも供給される。フィルタ回路２３０は
、例えば、複合ビデオ信号からルミナンス信号成分とク
ロミナンス信号成分をそれぞれ分離する低域通過フィル
タおよび帯域通過フィルタを含んでいる。ルミナンス信
号およびクロミナンス信号は、フィルタ回路２３０の出
力バスＹＢおよびＣＢにそれぞれ得られる。
分離されたクロミナンス成分は乗ｇ５２３２および２３
４に供給される。この乗算器２３２および２３４は、Ｐ
ＬＬ２５０によシ発生される信号を使って、クロミナン
ス信号を直角位相関係にある２つのベースバンドの色差
信号、例えば、工およびＱに復調する。
色差信号は位相誤差検出器２３６に供給される。
位相誤差検出器２３６は、復調された色基準バースト信
号の位相および基準の位相値間の差を表わす出力信号を
発生する。位相誤差検出器２３６は、例えば、バースト
期間の間、ベースバンドの工およびＱのサンプル値を別
々に累積し、■およびＱのサンプルのサンブリング時点
に対するバースト信号の位相を表わす値を発生する回路
（図示せず）を含んでいる。これらの値は、所望のバー
スト位相を表わす基準値から引き算され、ＰＬＬ２５０
を制御する位相誤差値を発生する。検出器２３６から発
生される位相誤差値は低域通過フィルタ２３８に供給さ
れる。低域フィルタ２３８は、ＰＬＬ　２００によシ発
生される信号Ｈ８によシクロツク制御され、比例利得因
子ＫＰおよび積分利得因子に１の各値を別にすれば、低
域フィルタ２１６と同様なものである。低域フィルタ２
３８から発生される濾波済みの位相誤差信号Ａは、加算
器２４０の一方の入力ポートに供給される。値供給源２
４２から供給される一定の増分値に、は、加算器２４０
の他方の入力ポートに供給される。加算器２４０から発
生される信号Ｂは、入力増分値として離散時間発振器２
５２に供給される。この離散時間発振器は、加算器２４
４、累算器レジスター２４６およびアドレス入力ポート
に供給される値の２πラジアンに正規化された余弦およ
び正弦を第１および第２の各出力ポートに発生するよう
にプログラムされているＲＯＭ　２４８を含んでいる。
この実施例ニオイて・　２π７１１Ｃｔの余弦および正
弦の各信号は、先に説明したように、クロミナンス信号
を同期的に復調し、直角位相関係にある２つの色差信号
を再生するために、乗算器２３２および２３４にそ）　
　れぞれ供給される・ 定常状態において、復調されたバースト信号の位相値お
よび基準の位相値間に差がなければ、離散時間発振器（
ＤＴＯ）から発生される信号の周波数は、累算器レジス
ター２４６におけるピントの数、値供給源２４２から供
給される増分値に１およびクロック信号ＣＫの周波数に
よって決まる。
累算器レジスター２４６が２０ビツトのし・シスターで
あり、クロック信号ＣＫの周波数が４ｆｓｃに等しいも
のとすると、２６２，１４４（すなわち、２１８）に等
しいに１はｆ８．の周波数を有する出力信号を発生する
。動的な動作において、バースト位相が基準位相と一致
しないと、位相誤差検出器２３６によシ発生される位相
誤差値は低域フィルタ２３８によシ累積され、補正項を
発生する。この補正項は、加算器２４０によシ値に７に
加算され、位相誤差を減少させる傾向にＤＴＯの周波数
を変化させる。
先に説明したように、雑音の影響を減少させるためには
、ＰＬＬ２５Ｑの時定数が比較的長く、同期的に復調す
る乗算器２３２および２３４に供給される信号に対して
高レベルの位相精度を与えることが望ましい。この実施
例において、例えば、ＰＬＬ中の各種の回路要素の利得
因子は１約１フレーム期間（ＮＴＳＣ信号の場合、１７
３０秒）のループ時定数を発生する値に設定される。Ｐ
ＬＬ　２５０の時定数がＰＬＬ　２００の時定数よシず
っと長いから１ＰＬＬ　２５０は、クロック信号ＣＫの
周波数の変化によシ引き起こされる再生色副搬送波信号
中の周波数変化に追従することができない。第２図に示
すシステムにおける、この問題点によシ、■およびＱの
色差信号中にランダム誤差が発生されたシ、ＰＬＬ　２
５０により、色副搬送波周波数の間違ったスにクトル成
分に固定された、間違った周波数を有する色副搬送波信
号が発生される。
この問題点を更に完全に理解するために、ＰＬＬの補正
信号ＡおよびＢについて考えてみる。テレビジョン受像
機に供給される信号が、標準源（例えば、放送信号）か
らのものであＪ、ＰＬＬ２５０が色基準バースト信号に
固定されていると、クロック信号ＣＫおよびＤＴＯ２５
２によシ発生される再生副搬送波信号は、それぞれ公称
周波数ｆｃＫｎｃＩｎおよびｆｓｃ　ｎｏｍである。従
って、（１）式は次式のように書き直される。
Ｉｎ／Ｍ　＝　ｆｓｃ　ｎ０１１ｙ／ｆｃｖｃ　ｎｏｍ
　　　　　（２）第２図に関連させると、入力増分信号
Ｉｎは補正信号Ｂに対応する。ＰＬＬ　２５０がバース
トに固定されると、信号Ａは零の値になる。この場合、
ＤＴ０２５２に供給される入力増分信号Ｂは値に、であ
る。従って、次式が得られる。
Ｂ　＝　Ｋ、　＝　Ｍｆｓｃ　ｎｃ）ｒ、／ｆＣＫ　ｎ
ｏ。　　　（３）非固定の状態において、ＤＴＯ２５２
により発生される信号の周波数は、ｆｓｃｎｏｒｒｌと
成る値Δｆ’Ａｃだけ異なシ、信号Ａは零でない。この
場合、（３）式は次式のようになる。
Ｂ　＝　Ａ＋に４　＝＝Ｍ　（ｆ　ｓｃ　ｎｏｎ＋Δｆ
ｓｃ　）　／　Ｊ’ＣＫ　ｎｏｍ（４）式から次式が得
られる。
Ａ＝ＭΔｆｓｃ／ｆｃＫｎｏｍ　　　　　　　（５）Ｂ
がＤＴＯ２５２への入力増分信号であるから、（１）式
に（４）式を代入すると次式が得られる。
ｆｏｔｏ２ｓｚ＝（ｆｓｃｎｏｎ十Δｆｓｃ）ｆｃ＋ｔ
／ｆｃｘｎｏｍ　　　（６）従って、ＰＬＬ　２５０が
色バースト信号に固定され、Δｆ８ｃの項が零になった
としても、ＤＴＯ２５２によシ発生される信号の周波数
は、実際のクロック周波数を公称クロック周波数で割っ
た因子ｆＣＫ／ｆｃｘｎｏｍだけ変化する。
第３Ａ図は、本発明を具体化する回路のブロック図であ
る。この回路は信号Ｂを変更し、ＤＴＯ２５２により発
生される信号をｆｃｔｃの変化とほぼ無関係にさせる入
力増分信号である信号Ｂ′を発生する。
第３Ａ図の回路は、共振水晶３１２によって決まる周波
数ｆｘｔＪｌを有する正弦波基準信号を発生する発振器
３１０を含んでいる。発振器３１０の出力信号は、アナ
ログ・ディジタル変換器（以下、ＡＤ変換器という。）
３１４に供給される。ＡＤ変換器３１４は、例えば、４
ビツトのフラッシュ形ＡＤｆｉ換器であり、クロック信
号ＣＫによって決まる時点で正弦波信号を標本化し゛、
基準信号を表わすディジタル信号を発生する。この基準
信号の周波数は以下に説明する理由によシ重要ではない
。しかしながら、受像機が動作している間、この周波数
がほぼ不変であり、またナイキスト（Ｎｙｑｕｉｓｔ　
）の基準を満たすために、この周波数がｆｃＫのＡ以下
であることが望ましい。
ＡＤ変換器３１４から発生されるディジタル信号は、Ｐ
ＬＬ　３００の一部である位相検出器３１６に供給され
る。ＰＬＬ　３００は、位相検出器３１６の外に低域通
過フィルタ３１８、加算器３２０゜ディジタル値源３２
２、および加算器３２４、累算器レジスター３２６、Ｒ
ＯＭ　３２７を含むＤＴＯ３０２を含んでいる。このＰ
ＬＬ　３００は、例えば、発振器３１０から発生される
基準信号に、周波数および位相が固定されている４ビツ
トのディジタル信号をＲＯＭ　３２７の出力ポートに発
生する。位相検出器３１６は、ＲＯＭ３２７から発生さ
れる信号とＡＤ変換器３１４から発生される信号を比較
する。最初にＰＬＬ　３００が基準信号に固定された後
１位相検出器３１６によシ発生される位相差信号は、ク
ロック信号ＣＫによって引き起こされる位相変化を表わ
す。この位相差信号は低域フィルタ３１Ｂに供給される
。フィルタ３１８はＰＬＬ３００のループフィルタであ
って、例えば、先に説明した低域フィルタ２１６および
２３８と同じ設計のものでよい。フィルタ３１８の積分
利得因子および比例利得因子は、ループ中の他の要素の
利得定数と一緒に、ＰＬＬ　２００の時定数以下である
か、もしくはそれにほぼ等しいループ時定数（すなわち
、１５水平ライン期間）を与えるように定められる。フ
ィルタ３１８から発生される濾波済みの位相差信号は、
一定値源３２２からのディノタルの一定値に２に加算器
３２０により加算される。加算器３２０から発生される
信号は、先に説明したように、入力増分信号としてＤＴ
Ｏ３０２に供給される。ＤＴＯ３０２の出力信号は帰還
ループを完成させるために位相検出器３１６に供給され
る。
以下に、ＰＬＬ　３００の動作を更に詳細に分析する。
基準信号の周波数ｆｘｔｔは、それが水晶制御発振器に
よシ発生されるから、実質的に不変である。
従って、位相検出器３１６によシ発生される位相差信号
および低域フィルタ３１８によυ発生される位相補正信
号は、水晶発振器３１０により発生される信号に関して
、ＤＴＯ３０２によシ発生される信号中の周波数差およ
び位相差に比例する。これらの周波数差および位相差は
、クロック信号ＣＫにおける周波数の不安定性によって
引き起こされる。従って、信号源２１０を介して受信さ
れる信号が標準の信号源からのものであれば、低域フィ
ルタ３１８の出力信号Ｃは零の値であり、ＤＴＯ３０２
への入力増分信号は、一定値源３２２から供給されるデ
ィジタル値に２である。ＰＬＬ２５０に関連して先に説
明したものと同様な分析を使うと、値に２は（７）式で
表わされる。
Ｋ＊　＝Ｎｆｘｔｌ／ｆＣＫ　ｎｏｍ　　　　　（７）
ここで、Ｎの数は累算器レジスター３２６に貯えること
ができる最大数より１大きい数である。
しかしながら、信号源２１０を介して受信される信号が
非標準の信号源からのものであれば、クロック信号ＣＫ
は、公称値ｆｃＫｎｏｍとはΔ（ｃｙ、だけ異なシ、フ
ィルタ３１８から供給される信号Ｃは零でない。この場
合、ＤＴ０３０２に供給される入力増分信号Ｃ′はＣ−
１−に、になシ、クロック信号の周波数は、所望の公称
クロック周波数に対してクロック周波数ｆｃＫの変化を
表わす／ｃｘｎｏｍ＋ΔｆＣＫになる。従って、信号Ｃ
′は次式で表わされる。
Ｃ’＝　Ｃ＋に２　＝Ｎｆｘｔｔ／（ｆＣＫ　ｎｏｎ＋
Δｆｃ＊）（８）（８）式の右辺にｆＣＫ　ｎｏｒｒｙ
’ｆｃｔｃ　ｎｏｍを掛けると次式が得られる。
Ｃ＋に、＝Ｎｆｚｔｄｃｘ　ｎ６ｙ’ＣｆＣＫ　ｎａｎ
＋Δｆｃに）ｆＣＫ　ｎｏｍ　　　（９）（９）式にお
いて、分子の因数ｆｃＫｎｏｍの代りにｆＣＫｎＯｍ＋
Δ／ＣＫ−ΔｆｃＫを使うと次式が得られる。
Ｃ＋Ｋ　２°Ｎｆｚｔ１／ｆｃＫｎｏｍ−ＮｆｘｔｚΔ
ｆｃｓｃ／（ｆｃｘｎｏｍ＋ΔｆＣＫ）ｆＣＫｎａＩＴ
ＩαＱ （１０式から次式が得られる。
Ｃ＝−ＮｆｘｔｔΔ／ｃｘ／（ｆｃＫｎｏｍ＋ΔｆｃＫ
）ｆｃＫｎｏｍ　　ａ→αつ式は、位相検出器３１６か
ら供給される位相差信号に応答して、低域フィルタ３１
８によシ与えられる周波数差信号を表わす。
Ｃおよびに２の和である信号Ｃ′が、入力増分信号とし
てＤＴＯ３０２に供給されると、ＤＴＯ３０２がｆｃＫ
の変化に正確に追従し、ＤＴＯ３０２によ多発生される
信号の周波数はｆｘｔＬにほぼ等しく保持される。
信号Ｃ′は、除算器３２９の被除数の入力４−ト、およ
び除算器３２９の除数の入力ポートに信号を供給するラ
ッチ３３８に供給される。アンドｆ　−ト３３６はラッ
チ３３８のクロック入力端子に接続される。アンドゲー
ト３３６の入力端子は、クロック信号ＣＫおよび制御信
号をそれぞれ受は取るように結合される。アンドゲート
３３６は、比較器３３０、ディジタルの基準値源３３２
およびフリッゾフロッｆ３３４を含んでいる回路によシ
、信号Ｃ′のサンプルをラッチ３３８に選択的に貯える
ように制御される。フリツプフロツプ３３４は、複合ビ
デオ信号源２１０から発生されるソース・チェインジ（
５ＯＵＲＣＥ　ＣＨＡＮＧＥ　）によシセットされるこ
の信号は、信号源２１０から発生される信号源に変化が
あるときは常にフリッゾフロッｆ３３４をセットする。
一般に、ビデオテープレコーダーあるいはビデオディス
フグレヤーのような非標準の信号源からの複合ビデオ信
号は標準信号であるように考えられる。先に説明した水
平ライン周波数における変動は、ビデオ信号がほぼ標準
の水平ライン周波数を有する間の期間中に散在する不規
則な期間において生じる。フリップ７０ツゾ３３４がセ
ットされると、信号Ｃ′の値が除算器３２９０両入力に
供給され、除算器３２９によ多発生される出力信号Ｃ“
はほぼ１に等しい。信号Ｃ“は、ＤＴＯ２５２に対する
入力増分信号Ｂ′を発生するために信号Ｂに掛けられる
。比較器３３０は、予め定められる期間に亘って、信号
Ｂ′と既知の標準信号が受信されたときＢ′の値を表わ
すディジタルの基準値ＫＲを比較する。Ｋ２の値は、例
えば、製造工程の間に基準信号の較正源によりセットさ
れる。比較器３３０が　Ｂ／の値かに、に等しいことを
決定すると、比較器３３０はフリッグフロッｆ３３４を
リセットし、信号Ｃ′のサンプルがラッチ３３８に更に
貯えられないようにアンドゲート３３６を非作動状態に
する。
受信された信号が標準信号の基準を満たす（すなわち、
ｆｃｘ　＝　７ｃｘｎｏｍ　）と、ラッチへの入力が止
められるから、ラッチ３３８に貯えられる信号Ｃ′のサ
ンプルＣ′Ｌは次式で表わされる。
ＣＬ　＝　ＮｆＸＴＬ／ｆｃ　Ｋ　ｎ　ｏｍ　　　　　
　Ｕ（８）式で表わされる信号Ｃ′を値Ｃ（で割ると次
式で表わされるＣ”が得られる。
Ｃ“＝ｆｃＫｎｏ−’７ｃｘ　　　　　　　　Ｃ１３乗
算器３２８によシ、加算器２４０からの信号Ｂに信号Ｃ
“を掛けると、次式で表わされる補正された入力増分信
号Ｂ′が得られる。
Ｂ’−Ｍ　（ｆｓｃ　ｎｏｍ＋Δｆｓｃ　）　／　ｆｃ
Ｋ（１４Ｂ′がＤＴＯ２５２の入力増分信号として供給
されると、（６）式は次式のようになる。
ｆＤｒｏ２ｓ２＝　ｆｓｃ　ｎｏｍ＋Δｆｓｃ　　　　
　　α→従って、ＰＬＬ２５０によシ発生される信号の
周波数はクロック信号ＣＫの周波数に実質上左右されな
くなる。
また、補正信号Ｃ“を発生する回路は発振器３１０の実
際の周波数ｆＸＴＬに実質上無関係であることが分る。
信号Ｃ′の因子／ＸＴＬは　Ｃ／がラッチ３３８に貯え
られているサングル値で割り算されると消去される。従
って、周波数／ＸＴＬの値は重要ではないが、その安定
性は、貯えられた値Ｃ【が使われている間有効状態を保
持するためには重要である。
第３Ａ図に示す回路は、乗算器３２８の代シに第３Ｂ図
に示す回路３２８′を使うことによシ簡単化される。第
３Ｂ図において、信号Ｃ“は減算器３５０に供給される
。減算器３５０は、ディジタル値源３５２から供給され
る１の値を信号Ｃ“から引き算する。減算器３５０から
発生される信号には、サンダル・スケーラ−３５４によ
りＭｆｓｃｎｏｒｎ’ｆｃＫｎｏｍ　（例えば、本実施
では２１８）にほぼ等しい値が掛けられる。サンプル・
スケーラ−から発生される信号は、加算器３５６によシ
信号Ｂに加算され、信号Ｂ′を発生する。
以下に回路３２８′の数学的解析を示す。０３式、Ｃ“
＝　ｆＣＫ　ｎｏｒＪｆＣＫおよび（４）式、Ｂ　＝　
Ｍ　（ｆｓｃ　ｎｏｍ　＋Δｆｓｃ）／ｆｃｘｎｏｍか
ら、加算器３５６の出力信号Ｂ′は次式のようになる。
Ｂ’＝　　Ｍ／ｓｃｎｏｍ／ｆｃｘｎｏｍ＋ＭΔｆｓ　
ｃ／ｆＣＫ　ｎｏｍ”（ｆＣＫ　ｎｏｒｙ’ｆ　ＣＫ　
１　）　Ｏ／１ｆｓｃ　ｎｏｒｒｌｆ　ＣＫ　ｎｏｎ）
　　αｅこの式は次式のように簡単化される。
Ｂ’＝　Ｍｆｓｃｎｏｍ／ｆｃｇｎｏｍ　＋ＭΔｆ　ｇ
（／ｆｃｘ　ｎＯｍ　＋Ｍｆｇｃｎｏｒｒｌｆｃ＊　　
Ｍｆｓｃｎｏｒｒｌｆｃｙｃｎｏｍ　　　　αηあるい
は、 ”＝　Ｍ　（ｆｓｃｎｏｍ／ｆｃｘ＋Δｆｓｃ／ｆ　ｃ
ａｎｏｎ）　　　　　Ｑｌ先に説明したように、水晶３
１２のイト１確な共振周波数は、この回路の場合重要で
はない。従って、低い許容度の水晶を手動調整すること
なく使って所望の周波数を発生させることができ、ある
いは、その代りにＡＤＫ換器３１４に供給される振動信
号は、存在する信号源、例えば、テレビジョン受像機を
制御するために使われるマイクロプロセッサ用のクロッ
ク信号発生器から取シ出してもよい。
【図面の簡単な説明】
第１Ａ図は、離散時間発振器（ＤＴＯ）のブロック図で
あり、第１Ｂ図および第１Ｃ図は、離散時間発振器の動
作を説明するのに有用な波形図である。 第２図は、ディジタル・テレビジョン受像機の一部のブ
ロック図である。 第３Ａ図は、第２図に示すテレビジョン受像機の一部に
使われる、本発明を具体化する回路のブロック図である
。 第３Ｂ図は、第３Ａ図に示す回路に使われる代シの回路
のブロック図である。 第４図は、第２図および第３図に使われる低域通過フィ
ルタの一構成例を示すブロック図である。 ３００・・・位相ロックルーフ’ＣＰＬＬ）、３０２・
・・離散時間発振器（ＤＴＯ）、３１０・・・発振器、
３１６・・・位相検出器、３１８・・・低域通過フィル
タ、３２０・・・加算器、３２２・・・ディジタル値源
、３２４・・・加算器、３２６・・・累算器レジスター
、３２７・・・読出し専用メモリ（ＲＯＭ）、３２８・
・・乗算器、３２９・・・除算器、３３０・・・比較器
、３３２・・・ディジタルの基準値源、３３４・・・フ
リップフロップ、３３６・・・アンドダート、３３８・
・・ラッチ。

Claims (1)

    【特許請求の範囲】
  1. （１）周波数不安定性を示すクロック信号源と、前記ク
    ロック信号および第１の周波数制御信号に応答し、予め
    定められる周波数を有する出力信号であり、この出力信
    号の周波数不安定性が前記クロック信号の周波数不安定
    性に因り生じる傾向のある前記出力信号を発生する第１
    のディジタル発振器とを含むシステムにおいて、前記出
    力信号中の前記周波数不安定性を実質的に除去するディ
    ジタルの位相ロックループ安定化回路であって、実質的
    に不変の周波数を有する基準信号を発生する手段と、 前記クロック信号および第２の周波数制御信号に応答し
    、前記基準信号とほぼ同じ周波数を有する振動信号であ
    り、この振動信号の周波数不安定性が前記クロック信号
    の周波数不安定性に因り生じる傾向のある前記振動信号
    を発生する第２のディジタル発振器を含む位相ロックル
    ープであって、前記基準信号に結合され、前記基準信号
    および前記振動信号間の位相差に比例し、かつ前記位相
    ロックループに対して前記クロック信号に関連する前記
    振動信号の周波数不安定性を補償する傾向にある前記第
    ２の周波数制御信号を発生する手段を含む前記位相ロッ
    クループと、 前記第２の周波数制御信号に応答し、公称クロック周波
    数に対して前記クロック信号の周波数変化を表わし、前
    記基準信号と実質的に無関係な補正信号を発生する補正
    信号発生手段と、 前記補正信号発生手段に結合され、前記補正信号により
    前記第１の周波数制御信号を変更して前記出力信号の周
    波数不安定性を実質的に除去する手段とを含んでいる前
    記ディジタルの位相ロックループ安定化回路。
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