JPH09297958A - サーボ回路 - Google Patents

Abstract

(57)【要約】 【課題】 従来回路では位相系の制御対象が２系統ある
とき２系統の位相制御を同時に行うことができなかっ
た。 【解決手段】 クロック信号とは別に記録媒体から再生
された同期信号と基準同期信号との位相ずれである位相
エラーを検出する第２の位相エラー検出手段Ｍ４と、第
２の位相エラー検出手段で検出した位相エラーに基づい
て録媒体基準クロック信号の位相を可変する基準位相可
変手段Ｍ５を有する。このように、記録媒体から再生さ
れた同期信号の位相エラーに基づいてクロック信号の位
相エラーを検出するための基準クロック信号の位相が可
変されるため、見掛け上は位相系のサーボループは１つ
だけとなり、クロック信号の位相エラーと同期信号の位
相エラーとを重畳した形でサーボ信号が生成され、２系
統の位相エラーを同時に補正することが可能となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はサーボ回路に関し、
速度制御系と２つの位相制御系とを持つサーボ回路に関
する。

【０００２】

【従来の技術】図６は従来のサーボ回路のブロック図を
示す。同図中、端子１０，１１夫々には速度検出値、位
相検出値夫々が入来する。速度検出値は加算器１２で速
度基準値を減算され、速度エラー値が得られる。速度エ
ラー値は乗算器１３で係数Ｋ₁を乗算された後、加算器
１４に供給される。位相検出値は加算器１５で位相基準
値を減算され位相エラー値が得られる。速度エラー値は
乗算器１６で係数Ｋ₂ を乗算されて加算器１４に供給さ
れ、加算器１４はサーボエラー値を生成して端子１７か
ら出力する。

【０００３】

【発明が解決しようとする課題】記録可能な光ディスク
では、回転制御のための同期信号とアドレス信号などの
制御信号だけを予めディスクに記録しておくことが行わ
れている。その方式として、レコーダブル・コンパクト
・ディスク・システム（ＣＤ−Ｒ）の規格であるオレン
ジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グ
ルーブを蛇行させて形成することによって同期信号を記
録するという方法がある。このようにグルーブを蛇行さ
せることによってディスク上に記録された信号をＷＢＬ
（ウォブル）信号と呼ばれる。

【０００４】このＷＢＬ信号はディスクのアドレス等の
情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡ
でＦＳＫ変調された信号であり、ディスク回転が規定の
線速度のときＷＢＬ周波数ｆ_WBL は22.05 ±１ｋＨｚで
ある。上記のアドレス等の情報であるＡＴＩＰ信号は同
期信号（ＡＴＩＰ_syc ）と、アドレスと、誤り検出符号
ＣＲＣとより構成され、同期信号の繰り返し周波数は７
５Ｈｚである。

【０００５】図７（Ａ）はディスクより再生されたＷＢ
Ｌ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。
このＢＩＤＡＴＡ信号をＰＬＬ回路に供給して図７
（Ｂ）に示す如きクロック信号を生成する。上記のＢＩ
ＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレ
ス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと
区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパ
ターンとされている。

【０００６】上記のＣＤ−Ｒでデータを記録する際には
ＢＩＤＡＴＡ信号から生成されるクロック信号が基準ク
ロック信号と同期するように速度制御及び位相制御する
他に、記録データに含まれる同期信号（繰り返し周波数
７５Ｈｚ）とディスクから再生したＡＴＩＰ信号の同期
信号（ＡＴＩＰ_syc ）との位相を合わせる必要がある。

【０００７】しかし、ＡＴＩＰ信号の同期信号（ＡＴＩ
Ｐ_syc ）と記録データの同期信号（ＳＢＳＹ：サブコー
ドシンク）との位相誤差値を求め、図６に示す端子１
０，１１にはＢＩＤＡＴＡ信号から生成したクロック信
号の速度検出値、位相検出値を供給した上で、上記の同
期信号の位相誤差値に所定の係数を乗算して加算器１４
に供給するような構成とした場合、例えばクロック信号
の位相誤差値は正の値であるのに同期信号の位相誤差値
は負の値になるような場合が生じ、適正なサーボを行う
ことができないという問題が生じる。

【０００８】本発明は上記の点に鑑みてなされたもの
で、記録媒体からの再生信号の位相系の制御対象が２系
統あるとき、この２系統の位相制御を同時に行うことが
できるサーボ回路を提供することを目的とする。

【０００９】

【課題を解決するための手段】請求項１に記載の発明
は、図１（Ａ）に示す如く、記録媒体から再生されたク
ロック信号と基準クロック信号との周波数のずれである
速度エラーを検出する速度エラー検出手段Ｍ１と、上記
クロック信号と基準クロック信号との位相のずれである
位相エラーを検出する第１の位相エラー検出手段Ｍ２
と、上記速度エラー及び位相エラーを補正するサーボ信
号を生成するサーボ信号生成手段Ｍ３とを有するサーボ
回路において、上記クロック信号とは別に記録媒体から
再生された同期信号と基準同期信号との位相ずれである
位相エラーを検出する第２の位相エラー検出手段Ｍ４
と、上記第２の位相エラー検出手段で検出した位相エラ
ーに基づいて上記基準クロック信号の位相を可変する基
準位相可変手段Ｍ５を有する。

【００１０】このように、記録媒体から再生された同期
信号の位相エラーに基づいてクロック信号の位相エラー
を検出するための基準クロック信号の位相が可変される
ため、見掛け上は位相系のサーボループは１つだけとな
り、クロック信号の位相エラーと同期信号の位相エラー
とを重畳した形でサーボ信号が生成され、上記２系統の
位相エラーを同時に補正することが可能となる。

【００１１】請求項２に記載の発明は、図１（Ｂ）に示
す如く、請求項１記載のサーボ回路において、前記第２
の位相エラー検出手段で検出した位相エラーに基づいて
前記基準クロック信号の周波数を可変する基準周波数可
変手段Ｍ６を有する。

【００１２】このように、同期信号の位相エラーに基づ
いて基準クロック信号の周波数を可変することにより、
同期信号の位相エラーの補正に要する時間を短縮化で
き、早期に安定したクロック信号及び同期信号の再生が
可能となる。

【００１３】

【発明の実施の形態】図２は本発明回路を適用したＣＤ
−Ｒの記録系サーボシステムの一実施例のブロック図を
示す。同図中、光ディスク２０（記録媒体）はスピンド
ルモータ２２によって回転される。光ピックアップ２４
はディスク２０から図３（Ｂ）に示すウォブル信号を再
生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を
出力する。

【００１４】上記のＷＢＬ信号はＦＳＫ復調回路２６に
供給され、図７（Ａ）に示す如き、ＢＩＤＡＴＡ信号が
復調され、更に同期信号（ＡＴＩＰ_syc ）が検出され
る。ディジタルＰＬＬ回路３０は供給されるＢＩＤＡＴ
Ａ信号に同期したクロック信号を生成してスイッチ３２
に供給する。スイッチ３２は始動時に再生されたＷＢＬ
信号を選択し、光ディスク２０の回転が安定するとディ
ジタルＰＬＬ回路３０の出力するクロック信号を選択し
てスピンドルサーボ回路３４に供給する。スピンドルサ
ーボ回路３４はスイッチ３２から供給されるＷＢＬ信号
を１／３．５分周した信号、又はクロック信号及びＦＳ
Ｋ復調回路２６よりの同期信号に基づいてスピンドルモ
ータ２２の回転制御を行い、ディスク２０の線走度が一
定となるようにする。

【００１５】図４はスピンドルサーボ回路の一実施例の
ブロック図を示す。同図中、端子４０にはディジタルＰ
ＬＬ回路３０の出力するクロック信号ＰＬＬＣＬＫが入
来し、エッジ検出器（ＥＤＧ）４２に供給される。この
クロック信号は動作速度が１倍速で周波数6.3 ｋＨｚ，
２倍速で周波数12.6ｋＨｚ，４倍速で周波数25.2ｋＨｚ
となる信号である。エッジ検出器４２はクロック信号の
立上りエッジを検出したパルスを生成する。

【００１６】カウンタ４４はこのエッジ検出パルスを供
給されたとき、加算器４６から供給される値をロードし
て、その後、端子４８から供給されるシステムクロック
ＣＬＫをカウントアップする。この加算器４６の出力値
は通常では基準値−１３７１である。システムクロック
ＣＬＫは動作速度が１倍速で周波数8.64ＭＨ，２倍速で
周波数17.29 ＭＨｚ，４倍速で34.57 ＭＨｚである。こ
のため、カウンタ４４は通常、エッジ検出パルスが入来
する時点で、クロック信号ＰＬＬＣＬＫに速度エラーが
なければ零で、クロック信号ＰＬＬＣＬＫが速ければ
負、クロック信号ＰＬＬＣＬＫが遅ければ正となる速度
エラーに応じたカウント値を出力する。

【００１７】このカウント値はレジスタ（ＲＥＧ）５０
に供給されてエッジ検出パルスの入来時に格納される。
レジスタ５０に格納されたカウント値は平均化回路５２
で先行する所定回数分のカウント値と平均化された後オ
ーバーサンプリング回路（ＯＶＳ）５４に供給される。

【００１８】オーバーサンプリング回路５４はエッジ検
出パルスを逓倍回路５６で４逓倍したクロックを供給さ
れており、このクロックを用いて平均化回路５２出力の
オーバーサンプリングを行い、平均化回路５２出力の略
１／４の値を得て加算器５８に供給する。加算器５８は
オーバーサンプリング出力にオフセット値１７２を加算
してＰＷＭ（パルス幅変調）回路６０に供給する。な
お、オフセット値１７２は５０％デューティに対応する
値である。

【００１９】ＰＷＭ回路６０は逓倍回路５６の出力する
クロックでリセットされて端子６２より供給されるシス
テムクロックＣＬＫをカウントし、カウント値が零から
加算器５８の出力値となるまでハイレベル（＋５Ｖ）
で、その後ローレベル（０Ｖ）の速度エラー信号として
の矩形波信号を生成して加算回路６４に供給する。上記
のカウンタ４４，レジスタ５０が速度エラー検出手段Ｍ
１に対応する。

【００２０】一方、加算器７０には基準値６７６とレジ
スタ（ＲＥＧ）７２出力が供給され、これらの加算値が
カウンタ７４に供給される。なお、レジスタ７２は当初
ゼロリセットされている。カウンタ７４は１１ビットの
カウンタであり、自ら出力するキャリーをロード端子に
フィードバックしており、キャリー出力タイミングで加
算器７０の出力値をロードし、端子７６から供給される
システムクロックＣＬＫをカウントアップする。つま
り、通常は６７６をロードした後システムクロックＣＬ
Ｋが１３７１パルス入来する毎にキャリーを出力して自
走する。このキャリーは１倍速の場合周波数6.3 ｋＨｚ
であり、基準信号Ｔref としてエッジ検出器７８及び逓
倍回路８０に供給される。

【００２１】エッジ検出器７８は基準信号Ｔref の立上
りエッジを検出してカウンタ８６及びレジスタ９２に供
給する。また、端子８１にはクロック信号ＰＬＬＣＬＫ
が入来しエッジ検出器８２に供給される。エッジ検出器
８２はクロック信号ＰＬＬＣＬＫの立上りエッジを検出
してカウンタ８８及びレジスタ９０に供給する。カウン
タ８６は基準信号Ｔref の立上りでリセットされた後、
端子８４よりのシステムクロックＣＬＫをカウントして
レジスタ９０に供給し、レジスタ９０はクロック信号Ｐ
ＬＬＣＬＫの立上りでカウント値を格納する。カウンタ
８８はクロック信号ＰＬＬＣＬＫの立上りでリセットさ
れた後、端子８４よりのシステムクロックＣＬＫをカウ
ントしてレジスタ９２に供給し、レジスタ９２は基準信
号Ｔrefの立上りでカウント値を格納する。このため、
図５（Ａ），（Ｂ）に示す基準信号Ｔref ，クロック信
号ＰＬＬＣＬＫについて、期間Ａのシステムクロックカ
ウント値がレジスタ９０に格納され、期間Ｂのシステム
クロックカウント値がレジスタ９２に格納される。

【００２２】減算器９６はレジスタ９０出力値からレジ
スタ９２出力値を減算して位相エラー量Ａ−Ｂを得て平
均化回路９６に供給する。平均化回路９６はこの位相エ
ラー量Ａ−Ｂを先行する所定回数分の位相エラー量と平
均化し、平均値の絶対値をＰＷＭ回路９８に供給し、平
均値の符号をトライステートバッファ１００の入力端子
に供給する。

【００２３】ＰＷＭ回路９８は基準信号Ｔref を逓倍回
路８０で４逓倍したクロックによりリセットされて端子
１０２より供給されるシステムクロックＣＬＫをカウン
トし、カウント値が零から平均化回路９６の出力値とな
るまでハイレベルで、その後ローレベルとなる矩形波を
生成してトライステートバッファ１００の制御端子に供
給する。

【００２４】トライステートバッファ１００は制御端子
に供給されるＰＷＭ回路９８出力の矩形波がローレベル
時に出力状態となり平均化回路９６より供給される符号
が正のとき＋５Ｖで、符号が負のとき０Ｖの信号を出力
し、上記矩形波がハイレベル時にハイインピーダンス状
態となる。つまり、ＰＷＭ回路９８及びトライステート
バッファ１００では期間Ａと期間Ｂが同一のときハイイ
ンピーダンスで、期間ＡがＢより大なるとき５Ｖで、期
間ＢがＡより大なるとき０Ｖとなる位相エラー信号を生
成して加算回路６４に供給する。

【００２５】加算回路６４は低域フィルタを内蔵し、ア
ナログ電圧の加算を行う。ＰＷＭ回路６０から供給され
る０Ｖ，５Ｖの速度エラー信号は低域フィルタで積分さ
れＤＣ成分が得られ、またトライステートバッファ１０
０から供給される０Ｖ，５Ｖの位相エラー信号は低域フ
ィルタで低域フィルタにおいてハイインピーダンス状態
を例えば2.5 Ｖとして積分されＤＣ成分が得られ、上記
速度エラー信号と位相エラー信号夫々のＤＣ成分の加算
信号がサーボ信号として端子１０４よりスピンドルモー
タ２２に供給される。

【００２６】上記のカウンタ７４，８６，８８，減算器
９４が第１の位相エラー検出手段Ｍ２に対応し、平均化
回路５０，ＯＶＳ５４，加算器５８，ＰＷＭ回路６０，
平均化回路９６，ＰＷＭ回路９８，トライステートバッ
ファ１００，加算回路６４がサーボ信号生成手段Ｍ３に
対応する。

【００２７】上記の説明は、光ディスク２０から再生さ
れたＢＩＤＡＴＡ信号より抽出したクロック信号ＰＬＬ
ＣＬＫをシステムクロックＣＬＫより生成した基準信号
Ｔref 等に対して周波数（速度）及び位相が一致するよ
うに動作するサーボである。次に光ディスク２０から再
生した周波数略７５Ｈｚの同期信号（ＡＴＩＰ_syc ）
を、記録データに含まれる周波数７５Ｈｚの同期信号
（サブコードシンク）と位相合わせする回路について説
明する。

【００２８】端子１１０には記録データの同期信号ＳＢ
ＳＹが入来し、エッジ検出器１１２はその立上りエッジ
を検出して位相差検出器１１４に供給する。また、端子
１１６には光ディスクから再生された同期信号ＡＴＩＰ
_syc が入来し、エッジ検出器１１８はその立上りエッジ
を検出して位相差検出器１１４及びレジスタ１２０及び
遅延回路１２２に供給する。また、端子１２４より入来
するシステムクロックＣＬＫは分周器１２６で１／４分
周されて位相差検出器１１４及びレジスタ１２０に供給
される。

【００２９】位相差検出器１１４は同期信号ＳＢＳＹ
（又はＡＴＩＰ_syc ）の立上り時に零をロードされ、そ
の後同期信号ＡＴＩＰ_syc 又はＳＢＳＹが立上り時まで
の位相差を１／４分周システムクロックでカウントし、
そのカウント値をレジスタ１２０に供給する。このカウ
ント値はＡＴＩＰ_syc が遅い場合を正、ＳＢＳＹが遅い
場合を負とする。レジスタ１２０は同期信号ＡＴＩＰ
_syc の立上り時に供給される位相差のカウント値を格納
してコンパレータ１２８及びレジスタ７２に供給する。

【００３０】コンパレータ１２８にはクロック信号ＰＬ
ＬＣＬＫの１周期に相当する値±３４３が供給されてお
り、上記カウント値が−３４３未満、又は＋３４３を越
えて位相差がＰＬＬＣＬＫの１周期より大なるときデー
タ発生器１３０にトリガ信号を供給する。一方、カウン
ト値が−３４３以上から＋３４３未満までで位相差がＰ
ＬＬＣＬＫの１周期以内のときはレジスタ７２にトリガ
信号を位相差カウント値の符号と共に供給する。

【００３１】レジスタ７２にはレジスタ１２０出力のカ
ウント値が供給されると共に、エッジ検出器１１８出力
を遅延回路１２２で遅延した信号が供給されており、ま
た端子１３２には装置全体を制御するマイクロプロセッ
サ（図示せず）からイネーブル信号ＥＮが供給される。
レジスタ７２はイネーブル信号ＥＮが供給されてない場
合はトリガ信号の供給時に零を出力し、イネーブル信号
ＥＮが供給されるとコンパレータ１２８のトリガ信号に
よりレジスタ１２０出力を格納して出力する。

【００３２】つまり、位相差がＰＬＬＣＬＫの１周期以
内のときは位相差検出器１１４でカウントされた位相差
のカウント値が加算器７０に供給され基準値と加算され
ることにより、基準信号Ｔref の発生タイミングが可変
されて同期信号ＡＴＩＰ_sycが同期信号ＳＢＳＹに同期
するようにサーボがかけられる。

【００３３】ところで、データ発生器１３０には端子１
３４よりイネーブル信号ＥＮが供給される。データ発生
器１３０はイネーブル信号ＥＮが供給されない場合はコ
ンパレータ１２８からトリガ信号を供給されたとき零を
発生し、イネーブル信号ＥＮが供給されると、コンパレ
ータ１２８からのトリガ信号及び符号から所定値±Ｎを
発生して加算器４６に供給する。この所定値±Ｎの符号
はコンパレータ１２８から供給された符号であり、Ｎは
予めマイクロプロセッサから書き込まれた値、例えばＮ
＝２，３，４のいずれかである。

【００３４】つまり、位相差がＰＬＬＣＬＫの１周期を
越えているときは、データ発生器１３０で所定値±Ｎが
発生され加算器４６で基準値−１３７１に加算されるこ
とにより、カウンタ４４にロードされる値が可変され、
同期信号ＡＴＩＰ_syc が同期信号ＳＢＳＹに同期するよ
うにサーボがかけられる。

【００３５】上記の位相差検出器１１４，レジスタ１２
０が第２の位相エラー検出手段Ｍ４に対応し、レジスタ
７２，加算器７０が基準位相可変手段Ｍ５に対応する。
また、データ発生器１３０，加算器４６が基準周波数可
変手段Ｍ６に対応する。なお、位相エラー系の加算器７
０にはＡＴＩＰ_syc の位相ずれがＰＬＬＣＬＫの１周期
以内の小さいときに−３４３〜＋３４３の大きな値が加
算されるのに対して、速度エラー系の加算器４６にはＡ
ＴＩＰ_syc の位相ずれが１周期以上の大きいときに±
２，±３，±４の小さな値が加算されるのは、一般的
に、速度エラー系のループゲインは位相エラー系のルー
プゲインの数倍から数百倍くらい高く、速度エラー系へ
のフィードバック量は位相エラー系のフィードバック量
に比べ小さくて良いからである。

【００３６】ところで、前述のマイクロプロセッサは装
置始動時には、スイッチ３２にＷＢＬ信号を選択させ、
光ディスク２０の回転が安定するとスイッチ３２にクロ
ック信号ＰＬＬＣＬＫを選択させる。この時点では端子
１３２，１３４にはイネーブル信号を供給しておらず、
記録モードにおいて上記クロック信号ＰＬＬＣＬＫが基
準信号Ｔref 等に同期した後、端子１３２，１３４にイ
ネーブル信号を供給して同期信号ＡＴＩＰ_syc を同期信
号ＳＢＳＹに同期させる。

【００３７】このように、記録媒体から再生された同期
信号の位相エラーに基づいてクロック信号の位相エラー
を検出するための基準クロック信号の位相が可変される
ため、見掛け上は位相系のサーボループは１つだけとな
り、クロック信号の位相エラーと同期信号の位相エラー
とを重畳した形でサーボ信号が生成され、上記２系統の
位相エラーを同時に補正することが可能となる。

【００３８】また、同期信号の位相エラーに基づいて基
準クロック信号の周波数を可変することにより、同期信
号の位相エラーの補正に要する時間を短縮化でき、早期
に安定したクロック信号及び同期信号の再生が可能とな
る。しかし、上記の基準クロック信号の周波数を同期信
号の位相エラーに基づいて可変することは行わなくとも
良く、上記実施例に限定されない。

【００３９】

【発明の効果】上述の如く、請求項１に記載の発明は、
記録媒体から再生されたクロック信号と基準クロック信
号との周波数のずれである速度エラーを検出する速度エ
ラー検出手段と、上記クロック信号と基準クロック信号
との位相のずれである位相エラーを検出する第１の位相
エラー検出手段と、上記速度エラー及び位相エラーを補
正するサーボ信号を生成するサーボ信号生成手段とを有
するサーボ回路において、上記クロック信号とは別に記
録媒体から再生された同期信号と基準同期信号との位相
ずれである位相エラーを検出する第２の位相エラー検出
手段と、上記第２の位相エラー検出手段で検出した位相
エラーに基づいて上記基準クロック信号の位相を可変す
る基準位相可変手段を有する。

【００４０】このように、記録媒体から再生された同期
信号の位相エラーに基づいてクロック信号の位相エラー
を検出するための基準クロック信号の位相が可変される
ため、見掛け上は位相系のサーボループは１つだけとな
り、クロック信号の位相エラーと同期信号の位相エラー
とを重畳した形でサーボ信号が生成され、上記２系統の
位相エラーを同時に補正することが可能となる。

【００４１】また、請求項２に記載の発明は、請求項１
記載のサーボ回路において、前記第２の位相エラー検出
手段で検出した位相エラーに基づいて前記基準クロック
信号の周波数を可変する基準周波数可変手段を有する。
このように、同期信号の位相エラーに基づいて基準クロ
ック信号の周波数を可変することにより、同期信号の位
相エラーの補正に要する時間を短縮化でき、早期に安定
したクロック信号及び同期信号の再生が可能となる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明を適用した装置のブロック図である。

【図３】本発明を説明するための信号波形図である。

【図４】本発明回路のブロック図である。

【図５】本発明を説明するための信号波形図である。

【図６】従来回路のブロック図である。

【図７】本発明を説明するための信号波形図である。

【符号の説明】

２０ 光ディスク ２２ スピンドルモータ ２４ 光ピックアップ ２６ ＦＳＫ復調回路 ３０ ディジタルＰＬＬ回路 ３２ スイッチ ３４ スピンドルサーボ回路 ４２，７８，８２，１１２，１１８ エッジ検出器 ４４，７４，８６，８８ カウンタ ４６，５８，７０ 加算器 ５０，７０，９０，９２，１２０ レジスタ ５２，９６ 平均化回路 ５４ オーバーサンプリング回路 ５６，８０ 逓倍回路 ６０，９８ ＰＷＭ回路 ６４ 加算回路 ９４ 減算器 １００ トライステートバッファ １１４ 位相差検出器 １２２ 遅延回路 １２６ 分周器 １２８ コンパレータ １３０ データ発生器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 記録媒体から再生されたクロック信号と
   基準クロック信号との周波数のずれである速度エラーを
   検出する速度エラー検出手段と、 上記クロック信号と基準クロック信号との位相のずれで
   ある位相エラーを検出する第１の位相エラー検出手段
   と、 上記速度エラー及び位相エラーを補正するサーボ信号を
   生成するサーボ信号生成手段とを有するサーボ回路にお
   いて、 上記クロック信号とは別に記録媒体から再生された同期
   信号と基準同期信号との位相ずれである位相エラーを検
   出する第２の位相エラー検出手段と、 上記第２の位相エラー検出手段で検出した位相エラーに
   基づいて上記基準クロック信号の位相を可変する基準位
   相可変手段を有することを特徴とするサーボ回路。
2. 【請求項２】 請求項１記載のサーボ回路において、 前記第２の位相エラー検出手段で検出した位相エラーに
   基づいて前記基準クロック信号の周波数を可変する基準
   周波数可変手段を有することを特徴とするサーボ回路。