JPH1166758A - Ｐｌｌ回路及び記録担体の再生装置 - Google Patents
Ｐｌｌ回路及び記録担体の再生装置Info
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- JPH1166758A JPH1166758A JP9226117A JP22611797A JPH1166758A JP H1166758 A JPH1166758 A JP H1166758A JP 9226117 A JP9226117 A JP 9226117A JP 22611797 A JP22611797 A JP 22611797A JP H1166758 A JPH1166758 A JP H1166758A
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- JP
- Japan
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- phase difference
- signal
- voltage
- circuit
- vco
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10009—Improvement or modification of read or write signals
- G11B20/10222—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation
- G11B20/1024—Improvement or modification of read or write signals clock-related aspects, e.g. phase or frequency adjustment or bit synchronisation wherein a phase-locked loop [PLL] is used
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION, OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
- H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
Abstract
(57)【要約】
【課題】 欠陥部分を含む入力信号が入力されて
も、電圧制御発振器の発振周波数の過度の変動を抑えて
特定周期の信号を安定出力できるＰＬＬ回路を提供する
と共に、このＰＬＬ回路をパルス幅識別用のクロック生
成回路として利用した記録担体の再生装置を提供する。 【解決手段】 ＰＬＬ回路１は、位相差検出器２と電圧
制御発振器４との間に電圧保持手段６を備え、入力信号
中の欠陥部分で、その電圧保持手段６の保持している電
圧を制御電圧として電圧制御発振器４へ出力する。
も、電圧制御発振器の発振周波数の過度の変動を抑えて
特定周期の信号を安定出力できるＰＬＬ回路を提供する
と共に、このＰＬＬ回路をパルス幅識別用のクロック生
成回路として利用した記録担体の再生装置を提供する。 【解決手段】 ＰＬＬ回路１は、位相差検出器２と電圧
制御発振器４との間に電圧保持手段６を備え、入力信号
中の欠陥部分で、その電圧保持手段６の保持している電
圧を制御電圧として電圧制御発振器４へ出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＰＬＬ回路の応用
技術に関する。
技術に関する。
【０００２】
【従来の技術】ＰＬＬ回路は用途が広範であり復調系、
制御系などの様々な回路技術の分野で利用される汎用性
の高い回路として知られている。その一例として、ＣＤ
−ＲＯＭ、ＣＤ等の光ディスクから再生信号を読み出す
再生装置に適用される一般的なＰＬＬ回路の構成を図３
に示す。
制御系などの様々な回路技術の分野で利用される汎用性
の高い回路として知られている。その一例として、ＣＤ
−ＲＯＭ、ＣＤ等の光ディスクから再生信号を読み出す
再生装置に適用される一般的なＰＬＬ回路の構成を図３
に示す。
【０００３】光検出器、プリアンプ等を通じてＣＤ−Ｒ
ＯＭから読み出したＲＦ信号（再生信号）は、ＤＳＰを
通じて様々な処理が行われる。即ち、ＤＳＰでは、まず
スライス回路がＲＦ信号を波形整形して方形波パルスに
変換し、３Ｔから１１Ｔまでの９種類の幅をもつパルス
列を次段のＰＬＬ回路１へ出力する。
ＯＭから読み出したＲＦ信号（再生信号）は、ＤＳＰを
通じて様々な処理が行われる。即ち、ＤＳＰでは、まず
スライス回路がＲＦ信号を波形整形して方形波パルスに
変換し、３Ｔから１１Ｔまでの９種類の幅をもつパルス
列を次段のＰＬＬ回路１へ出力する。
【０００４】ＰＬＬ回路１は、３Ｔから１１Ｔの各パル
ス幅を識別しデータとして取り込むための基準としてＲ
Ｆ信号と同期した周期ＴのクロックをＲＦ信号から生成
する。このクロック生成は次のように行われる。
ス幅を識別しデータとして取り込むための基準としてＲ
Ｆ信号と同期した周期ＴのクロックをＲＦ信号から生成
する。このクロック生成は次のように行われる。
【０００５】位相差検出器２は、ＲＦ信号とＶＣＯ（電
圧制御発振器）４から帰還された周期Ｔのクロックとを
位相比較し、この位相差に従う制御電圧を出力する。こ
の制御電圧はＬＰＦ３で平滑化された後、ＶＣＯ４に入
力される。ＶＣＯ４は、該制御電圧に従う発振周波数の
クロックを出力する。そして、ＰＬＬ回路のフィードバ
ック制御は、発振周波数を周期Ｔとするクロック出力が
継続的に維持されるようにＶＣＯ４を制御する。
圧制御発振器）４から帰還された周期Ｔのクロックとを
位相比較し、この位相差に従う制御電圧を出力する。こ
の制御電圧はＬＰＦ３で平滑化された後、ＶＣＯ４に入
力される。ＶＣＯ４は、該制御電圧に従う発振周波数の
クロックを出力する。そして、ＰＬＬ回路のフィードバ
ック制御は、発振周波数を周期Ｔとするクロック出力が
継続的に維持されるようにＶＣＯ４を制御する。
【０００６】
【発明が解決しようとする課題】以上のようなＰＬＬ回
路１は、位相差検出器２へ入力されるＲＦ信号に欠陥部
分が含まれていない場合であれば、安定して周期Ｔのク
ロックを出力する。即ち、図４（ａ）の時点ｔ１までは
ＲＦ信号が正常であるため、制御電圧の変化も比較的緩
やかでＶＣＯ４の発振周波数も安定しており、周期Ｔの
クロックが継続的に出力されることになる。
路１は、位相差検出器２へ入力されるＲＦ信号に欠陥部
分が含まれていない場合であれば、安定して周期Ｔのク
ロックを出力する。即ち、図４（ａ）の時点ｔ１までは
ＲＦ信号が正常であるため、制御電圧の変化も比較的緩
やかでＶＣＯ４の発振周波数も安定しており、周期Ｔの
クロックが継続的に出力されることになる。
【０００７】ところが、時点ｔ１を過ぎるとＲＦ信号は
周期が不安定な欠陥部分となり、ＶＣＯ４へ供給される
制御電圧も図４（ｂ）の実線で示すように不安定とな
る。その結果ＶＣＯ４の発振周波数が大きく変動しクロ
ック周期Ｔもまた不安定となるため、３Ｔ〜１１Ｔのパ
ルス幅を正確に識別する基準として利用できないことに
なる。
周期が不安定な欠陥部分となり、ＶＣＯ４へ供給される
制御電圧も図４（ｂ）の実線で示すように不安定とな
る。その結果ＶＣＯ４の発振周波数が大きく変動しクロ
ック周期Ｔもまた不安定となるため、３Ｔ〜１１Ｔのパ
ルス幅を正確に識別する基準として利用できないことに
なる。
【０００８】そして図４（ａ）時点ｔ２になるとＲＦ信
号は再び正常となるが、ＰＬＬ回路１は制御電圧が安定
する図４（ｂ）の時点ｔ３まで過渡応答を示すので、Ｖ
ＣＯ４の発振周波数が安定するまでには時間がかかる。
そのため、この復帰時間ｔの間もクロック周期Ｔは乱れ
てしまい、前記ＲＦ信号の欠陥部分で発生したクロック
と同様にパルス幅の識別基準として利用できないことに
なる。
号は再び正常となるが、ＰＬＬ回路１は制御電圧が安定
する図４（ｂ）の時点ｔ３まで過渡応答を示すので、Ｖ
ＣＯ４の発振周波数が安定するまでには時間がかかる。
そのため、この復帰時間ｔの間もクロック周期Ｔは乱れ
てしまい、前記ＲＦ信号の欠陥部分で発生したクロック
と同様にパルス幅の識別基準として利用できないことに
なる。
【０００９】こうしたクロック周期の劣化を招くＲＦ信
号の欠陥部分は、例えばディスクに付着した指紋、汚
れ、傷等に起因することが多いが、これに対して従来の
ＰＬＬ回路はそれ自体では何ら処理を行うことなく、訂
正・補間をもって事後的に再生エラーを救済しているの
が現状である。ところが、クロック周期Ｔの乱れの場
合、訂正・補間が効果的に機能し得ないバーストエラー
を越える欠陥長の再生エラーが発生することもあるた
め、その改善が望まれている。
号の欠陥部分は、例えばディスクに付着した指紋、汚
れ、傷等に起因することが多いが、これに対して従来の
ＰＬＬ回路はそれ自体では何ら処理を行うことなく、訂
正・補間をもって事後的に再生エラーを救済しているの
が現状である。ところが、クロック周期Ｔの乱れの場
合、訂正・補間が効果的に機能し得ないバーストエラー
を越える欠陥長の再生エラーが発生することもあるた
め、その改善が望まれている。
【００１０】
【課題を解決するための手段】これに対して本発明は、
入力信号と電圧制御発振器（ＶＣＯ）の出力信号の位相
差に応じて位相差検出器が出力する制御電圧により電圧
制御発振器の発振周波数を制御するＰＬＬ回路の制御方
法について、入力信号中の欠陥部分では該欠陥部分直前
の制御電圧を保持するようにしたことを特徴とする。
入力信号と電圧制御発振器（ＶＣＯ）の出力信号の位相
差に応じて位相差検出器が出力する制御電圧により電圧
制御発振器の発振周波数を制御するＰＬＬ回路の制御方
法について、入力信号中の欠陥部分では該欠陥部分直前
の制御電圧を保持するようにしたことを特徴とする。
【００１１】これによれば、ＶＣＯの発信周波数を不安
定にする欠陥部分を持つ信号がＰＬＬ回路に入力されて
も、該欠陥部分に相当する制御電圧がＶＣＯへ入力され
ることはない。そしてこれに代えて当該タイミングで
は、欠陥部分の直前までに保持しておいた安定な状態に
ある制御電圧をＶＣＯへ出力するので、ＶＣＯの発信周
波数の過度の変動が抑制され出力信号は安定である。
定にする欠陥部分を持つ信号がＰＬＬ回路に入力されて
も、該欠陥部分に相当する制御電圧がＶＣＯへ入力され
ることはない。そしてこれに代えて当該タイミングで
は、欠陥部分の直前までに保持しておいた安定な状態に
ある制御電圧をＶＣＯへ出力するので、ＶＣＯの発信周
波数の過度の変動が抑制され出力信号は安定である。
【００１２】また本発明は、上記制御方法を実現する次
のような構成を取り入れたＰＬＬ回路を提供する。即
ち、本発明のＰＬＬ回路は、位相差検出器と電圧制御発
振器との間に電圧保持手段を備え、入力信号中の欠陥部
分で、その電圧保持手段の保持している電圧を制御電圧
として電圧制御発振器へ出力することを特徴とする。さ
らに、このＰＬＬ回路は、入力信号の欠陥部分で位相差
検出器の出力を遮断するスイッチ手段を備えると好まし
い。即ち、欠陥部分の検出を受けてスイッチ手段がスイ
ッチを開放することで、ＶＣＯに対する不安定な制御電
圧の入力を確実に阻止することができる。
のような構成を取り入れたＰＬＬ回路を提供する。即
ち、本発明のＰＬＬ回路は、位相差検出器と電圧制御発
振器との間に電圧保持手段を備え、入力信号中の欠陥部
分で、その電圧保持手段の保持している電圧を制御電圧
として電圧制御発振器へ出力することを特徴とする。さ
らに、このＰＬＬ回路は、入力信号の欠陥部分で位相差
検出器の出力を遮断するスイッチ手段を備えると好まし
い。即ち、欠陥部分の検出を受けてスイッチ手段がスイ
ッチを開放することで、ＶＣＯに対する不安定な制御電
圧の入力を確実に阻止することができる。
【００１３】そして本発明は、ディスク状の記録担体か
ら読み出した再生信号に含まれるクロックを取り出して
出力するクロック生成回路として以上のように構成した
ＰＬＬ回路と、その前段で再生信号の欠陥部分を検出し
て前記ＰＬＬ回路へ提供する回路（欠陥検出回路）を備
える再生装置を提供する。
ら読み出した再生信号に含まれるクロックを取り出して
出力するクロック生成回路として以上のように構成した
ＰＬＬ回路と、その前段で再生信号の欠陥部分を検出し
て前記ＰＬＬ回路へ提供する回路（欠陥検出回路）を備
える再生装置を提供する。
【００１４】これによれば、再生信号に欠陥部分が含ま
れてもＶＣＯの発振周波数の変動は抑えられ周期Ｔのク
ロックを安定出力できるので、３Ｔ〜１１Ｔの再生信号
を識別して再生する際に発生するランダム、或いはバー
ストエラー、更にはこれ以上の欠陥長となる再生エラー
の発生を訂正・補間に先だって予め抑止できるようにな
る。
れてもＶＣＯの発振周波数の変動は抑えられ周期Ｔのク
ロックを安定出力できるので、３Ｔ〜１１Ｔの再生信号
を識別して再生する際に発生するランダム、或いはバー
ストエラー、更にはこれ以上の欠陥長となる再生エラー
の発生を訂正・補間に先だって予め抑止できるようにな
る。
【００１５】以上のＰＬＬ回路における電圧保持手段と
しては、最も簡易な構成であればＶＣＯの前段で接地と
位相差検出器の出力に接続したホールドコンデンサとす
るのが好ましい。他の手段としては、位相差検出器とＶ
ＣＯとの間にＡ／Ｄ変換器とＤ／Ａ変換器とを直列接続
し、再生信号の欠陥部分に合わせてＡ／Ｄ変換器の出力
を中止すると共に、Ｄ／Ａ変換器が保持する該欠陥部分
の直前の制御電圧を継続して出力させてもよい。さら
に、Ａ／Ｄ変換器とＤ／Ａ変換器との間にラッチ回路等
の記憶手段を設けて、欠陥部分の検出に合わせてラッチ
回路に記憶してある該欠陥部分の直前の制御電圧をＤ／
Ａ変換してＶＣＯへ出力するようにしてもよい。
しては、最も簡易な構成であればＶＣＯの前段で接地と
位相差検出器の出力に接続したホールドコンデンサとす
るのが好ましい。他の手段としては、位相差検出器とＶ
ＣＯとの間にＡ／Ｄ変換器とＤ／Ａ変換器とを直列接続
し、再生信号の欠陥部分に合わせてＡ／Ｄ変換器の出力
を中止すると共に、Ｄ／Ａ変換器が保持する該欠陥部分
の直前の制御電圧を継続して出力させてもよい。さら
に、Ａ／Ｄ変換器とＤ／Ａ変換器との間にラッチ回路等
の記憶手段を設けて、欠陥部分の検出に合わせてラッチ
回路に記憶してある該欠陥部分の直前の制御電圧をＤ／
Ａ変換してＶＣＯへ出力するようにしてもよい。
【００１６】
【発明の実施の形態】以下、本発明の一実施形態を説明
する。図１は、ＲＦ信号（再生信号）を構成する３Ｔか
ら１１Ｔのパルス幅の異なるデータを識別するために用
いるクロック生成回路としてのアナログＰＬＬ回路１を
示している。このＰＬＬ回路１は、ＣＤ−ＲＯＭやＣＤ
等の光ディスク再生装置に搭載されるＤＳＰに組み込ま
れているものであり、次のように動作する。
する。図１は、ＲＦ信号（再生信号）を構成する３Ｔか
ら１１Ｔのパルス幅の異なるデータを識別するために用
いるクロック生成回路としてのアナログＰＬＬ回路１を
示している。このＰＬＬ回路１は、ＣＤ−ＲＯＭやＣＤ
等の光ディスク再生装置に搭載されるＤＳＰに組み込ま
れているものであり、次のように動作する。
【００１７】位相差検出器２は、ＲＦ信号（図２
（ａ））とクロックとが入力されてそれらの位相差を検
出し、この位相差に従う制御電圧（図２（ｃ））を出力
する。時点ｔ１までのＲＦ信号にはディスクの傷や指紋
等の影響による欠陥部分がないため、該制御電圧はＬＰ
Ｆ３で平滑化された後、スイッチ回路５を通じてＶＣＯ
４へそのまま入力される。
（ａ））とクロックとが入力されてそれらの位相差を検
出し、この位相差に従う制御電圧（図２（ｃ））を出力
する。時点ｔ１までのＲＦ信号にはディスクの傷や指紋
等の影響による欠陥部分がないため、該制御電圧はＬＰ
Ｆ３で平滑化された後、スイッチ回路５を通じてＶＣＯ
４へそのまま入力される。
【００１８】そして、時点ｔ１になると欠陥検出回路７
がＲＦ信号の欠陥部分の始端を検出し、図２（ｂ）のよ
うな欠陥検出信号をスイッチ回路５へ出力する。該ＲＦ
信号の欠陥部分が入力された位相差検出器２は、図２
（ｃ）の点線で示す不安定な制御電圧をスイッチ回路５
へ出力するが、このときスイッチ回路５には欠陥検出信
号が入力されているので、点線で示すスイッチの開制御
が行われる。すると、ホールドコンデンサ６でスイッチ
が開かれる直前までに充電してある制御電圧が、図２
（ｃ）の実線で示すように、ＶＣＯ４へ出力される。
がＲＦ信号の欠陥部分の始端を検出し、図２（ｂ）のよ
うな欠陥検出信号をスイッチ回路５へ出力する。該ＲＦ
信号の欠陥部分が入力された位相差検出器２は、図２
（ｃ）の点線で示す不安定な制御電圧をスイッチ回路５
へ出力するが、このときスイッチ回路５には欠陥検出信
号が入力されているので、点線で示すスイッチの開制御
が行われる。すると、ホールドコンデンサ６でスイッチ
が開かれる直前までに充電してある制御電圧が、図２
（ｃ）の実線で示すように、ＶＣＯ４へ出力される。
【００１９】時点ｔ２になると、欠陥検出回路７は、Ｒ
Ｆ信号の欠陥部分の終端を検知すると共に、欠陥検出信
号の出力を停止するので（図２（ｂ））、スイッチ回路
５は再びスイッチを閉じることになる。こうしてＲＦ信
号中の時点ｔ１からｔ２の間の欠陥部分によるＶＣＯ４
の発振周波数の過度の変動は改善されることになる。
Ｆ信号の欠陥部分の終端を検知すると共に、欠陥検出信
号の出力を停止するので（図２（ｂ））、スイッチ回路
５は再びスイッチを閉じることになる。こうしてＲＦ信
号中の時点ｔ１からｔ２の間の欠陥部分によるＶＣＯ４
の発振周波数の過度の変動は改善されることになる。
【００２０】これに続いて、ホールドコンデンサ６から
の制御電圧を受けてＶＣＯ４が出力するクロックとＲＦ
信号との間に位相差がある場合、時点ｔ２以後になり該
制御電圧が安定な状態となる時点ｔ３までには図２
（ｃ）で示す復帰時間ｔ′を要するが、図２（ｃ）の点
線で示すホールドコンデンサ６を使用しない場合の復帰
時間ｔと比較すると、その時間も短時間で済むことにな
る。つまり、欠陥部分でＶＣＯが過渡反応することなく
安定動作しているため、復帰がスムーズで速い。したが
って、ＶＣＯ４の発信周波数も即座に周期Ｔに安定化さ
れる。
の制御電圧を受けてＶＣＯ４が出力するクロックとＲＦ
信号との間に位相差がある場合、時点ｔ２以後になり該
制御電圧が安定な状態となる時点ｔ３までには図２
（ｃ）で示す復帰時間ｔ′を要するが、図２（ｃ）の点
線で示すホールドコンデンサ６を使用しない場合の復帰
時間ｔと比較すると、その時間も短時間で済むことにな
る。つまり、欠陥部分でＶＣＯが過渡反応することなく
安定動作しているため、復帰がスムーズで速い。したが
って、ＶＣＯ４の発信周波数も即座に周期Ｔに安定化さ
れる。
【００２１】以上、本例ではアナログＰＬＬ回路１の例
を示したが、ディジタルＰＬＬ回路に本発明を応用する
ことも可能である。この場合の電圧保持手段としては、
ホールドコンデンサ６に代えて、先に説明したＤ／Ａ変
換器を、或いはＤ／Ａ変換器とこの前段にラッチ回路等
の記憶手段を加えた構成を電圧保持手段としてディジタ
ルＰＬＬ回路に組み込めば本発明を適用することができ
る。
を示したが、ディジタルＰＬＬ回路に本発明を応用する
ことも可能である。この場合の電圧保持手段としては、
ホールドコンデンサ６に代えて、先に説明したＤ／Ａ変
換器を、或いはＤ／Ａ変換器とこの前段にラッチ回路等
の記憶手段を加えた構成を電圧保持手段としてディジタ
ルＰＬＬ回路に組み込めば本発明を適用することができ
る。
【００２２】
【発明の効果】本発明のＰＬＬ回路によれば、ＶＣＯの
発振周波数を急激に変動させるような信号の入力にも拘
わらず、発振周波数を常に安定的な状態に維持させるこ
とが可能である。また、このＰＬＬ回路を光ディスク再
生装置のクロック生成回路として利用すれば、欠陥部分
をもつＲＦ信号（再生信号）が入力されてもＶＣＯの発
振周波数は安定な状態を維持するので、クロックの不安
定性を起因として生じる再生エラーの発生を低減するこ
とが可能である。特に、訂正・補正では救済不可能なバ
ーストエラー以上の欠陥長に対する再生エラーの未然防
止に優れている。
発振周波数を急激に変動させるような信号の入力にも拘
わらず、発振周波数を常に安定的な状態に維持させるこ
とが可能である。また、このＰＬＬ回路を光ディスク再
生装置のクロック生成回路として利用すれば、欠陥部分
をもつＲＦ信号（再生信号）が入力されてもＶＣＯの発
振周波数は安定な状態を維持するので、クロックの不安
定性を起因として生じる再生エラーの発生を低減するこ
とが可能である。特に、訂正・補正では救済不可能なバ
ーストエラー以上の欠陥長に対する再生エラーの未然防
止に優れている。
【図１】本発明の一実施形態によるＣＤ−ＲＯＭドライ
ブに搭載されるＤＳＰ内のＰＬＬ回路の構成を示すブロ
ック図。
ブに搭載されるＤＳＰ内のＰＬＬ回路の構成を示すブロ
ック図。
【図２】図１のＰＬＬ回路における各部の信号波形を示
す図。
す図。
【図３】従来例によるＣＤ−ＲＯＭドライブに搭載され
るＤＳＰ内のＰＬＬ回路を示すブロック構成図。
るＤＳＰ内のＰＬＬ回路を示すブロック構成図。
【図４】図３のＰＬＬ回路における各部の信号波形を示
す図。
す図。
１ ＰＬＬ回路 ２ 位相差検出器 ３ ＬＰＦ ４ ＶＣＯ ５ スイッチ回路 ６ ホールドコンデンサ（電圧保持手段） ７ 欠陥検出回路
Claims (4)
- 【請求項１】 入力信号と電圧制御発振器の出力信号の
位相差に応じて位相差検出器が出力する制御電圧により
電圧制御発振器の発振周波数を制御するＰＬＬ回路の制
御方法において、 入力信号中の欠陥部分では該欠陥部分直前の制御電圧を
保持するようにしたことを特徴とする制御方法。 - 【請求項２】 入力信号と電圧制御発振器の出力信号の
位相差に応じて制御電圧を出力する位相差検出器と、該
制御電圧に従い発振周波数の制御を受ける電圧制御発振
器と、を備えるＰＬＬ回路において、 位相差検出器と電圧制御発振器との間に電圧保持手段を
備え、入力信号中の欠陥部分で、その電圧保持手段の保
持している電圧を制御電圧として電圧制御発振器へ出力
することを特徴とするＰＬＬ回路。 - 【請求項３】 入力信号の欠陥部分で位相差検出器の出
力を遮断するスイッチ手段を備える請求項２に記載のＰ
ＬＬ回路。 - 【請求項４】 ディスク状の記録担体から読み出した再
生信号に含まれるクロックを取り出して出力するクロッ
ク生成回路を備えた再生装置において、 クロック生成回路として請求項２又は３に記載のＰＬＬ
回路を備えると共に、その前段で再生信号の欠陥部分を
検出して前記ＰＬＬ回路へ提供する回路を備えることを
特徴とする再生装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226117A JPH1166758A (ja) | 1997-08-22 | 1997-08-22 | Ｐｌｌ回路及び記録担体の再生装置 |
| KR1019980022908A KR19990023158A (ko) | 1997-08-22 | 1998-06-18 | 피엘엘회로 및 그의 제어방법과 디스크형 기록매체 재생장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9226117A JPH1166758A (ja) | 1997-08-22 | 1997-08-22 | Ｐｌｌ回路及び記録担体の再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1166758A true JPH1166758A (ja) | 1999-03-09 |
Family
ID=16840111
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9226117A Pending JPH1166758A (ja) | 1997-08-22 | 1997-08-22 | Ｐｌｌ回路及び記録担体の再生装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1166758A (ja) |
| KR (1) | KR19990023158A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452222C (zh) * | 2006-08-11 | 2009-01-14 | 威盛电子股份有限公司 | 数据锁相电路及其参考信号的频率产生方法 |
-
1997
- 1997-08-22 JP JP9226117A patent/JPH1166758A/ja active Pending
-
1998
- 1998-06-18 KR KR1019980022908A patent/KR19990023158A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100452222C (zh) * | 2006-08-11 | 2009-01-14 | 威盛电子股份有限公司 | 数据锁相电路及其参考信号的频率产生方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990023158A (ko) | 1999-03-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040420 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040928 |