JP3772462B2 - ディジタルｐｌｌ回路 - Google Patents
ディジタルｐｌｌ回路 Download PDFInfo
- Publication number
- JP3772462B2 JP3772462B2 JP14045797A JP14045797A JP3772462B2 JP 3772462 B2 JP3772462 B2 JP 3772462B2 JP 14045797 A JP14045797 A JP 14045797A JP 14045797 A JP14045797 A JP 14045797A JP 3772462 B2 JP3772462 B2 JP 3772462B2
- Authority
- JP
- Japan
- Prior art keywords
- signal
- circuit
- clock
- clock signal
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Landscapes
- Signal Processing For Digital Recording And Reproducing (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明はディジタルＰＬＬ回路に関し、入力信号に含まれる所定パルス幅のパルスに同期したクロック信号を発生するディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
図５は従来のアナログＰＬＬ（フェーズ・ロックド・ループ）回路の一例のブロック図を示す。同図中、端子１０には所定周波数成分を含む入力信号が入来し、位相比較器１１に供給される。位相比較器１１は上記の入力信号と分周器１４より供給される所定周波数の信号との位相比較を行い、位相誤差信号を生成する。この位相誤差信号はＬＰＦ（低域フィルタ）１２を通してＶＣＯ（電圧制御型発振器）１３に供給される。ＶＣＯ１３の出力する発振信号は分周器１４で分周され所定周波数とされて端子１５から出力されると共に、位相比較器１１に供給される。これによってＶＣＯ１３は入力信号の所定周波数成分に同期した発振信号を生成し、この信号が端子１５より出力される。
【０００３】
記録可能な光ディスクでは、回転制御のための同期信号とアドレス信号などの制御信号だけを予めディスクに記録しておくことが行われている。その方式として、レコーダブル・コンパクト・ディスク・システム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて形成することによって同期信号を記録するという方法がある。このようにグルーブを蛇行させることによってディスク上に記録された信号をＷＢＬ（ウォブル）信号と呼ばれる。
【０００４】
このＷＢＬ信号はディスクのアドレス等の情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡでＦＳＫ変調された信号であり、ディスク回転が規定の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚである。上記のアドレス等の情報であるＡＴＩＰ信号は同期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号ＣＲＣとより構成され、同期信号の繰り返し周波数は７５Ｈｚである。
【０００５】
図４（Ａ）はディスクより再生されたＷＢＬ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給して図４（Ｂ）に示す如きクロック信号を生成する。上記のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパターンとされている。なお、本明細書でパルス幅とはパルスのローレベル期間、ハイレベル期間夫々の間隔をいう。
【０００６】
ここで、位相比較器１１は図４（Ａ），（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号のエッジとの位相比較を行っているため、位相誤差信号に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分はＬＰＦ１２では除去することができず、クロック信号の安定性が悪化するという問題があった。
この問題を解決するために、本出願人は特願平８−１０９６５５号により、所定パルス幅のパルスが間欠的に含まれる入力信号を供給され、上記入力信号のエッジ間隔を計測する手段と、上記計測手段で得られたエッジ間隔値が所定パルス幅を基準とする所定範囲であるとき上記エッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有するディジタルＰＬＬ回路を提案した。
【０００７】
【発明が解決しようとする課題】
本出願人の提案になる回路では、ＢＩＤＡＴＡ信号のパルス幅（エッジ間隔値）をシステムクロックをカウントすることにより計測し、このカウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と比較することにより、ＢＩＤＡＴＡ信号のパルス幅が１Ｔか２Ｔか３Ｔかを判別する。そして、パルス幅が１Ｔのときはカウント値そのものを選択し、パルス幅が２Ｔのときはカウント値の１／２を選択し、パルス幅が３Ｔのときは前回のカウント値を選択し、選択したカウント値に基づいてクロック信号を発生している。このように１Ｔ，２Ｔ夫々の比較回路や選択回路を使用するため回路規模が大きくなるという問題があった。
【０００８】
また、上記のディジタルＰＬＬ回路で発生したクロック信号を用いて光ディスクの線速度が一定となるようスピンドルサーボをかけているが、上記パルス幅１Ｔ，２Ｔ夫々の閾値として固定値を使用しているため、上記線速度が一定でない引き込み時や、光ピックアップを光ディスクの略半径方向に移送するトラックジャンプ時にクロック信号が光ディスクの回転に追従せず、安定したスピンドルサーボを行うことができないという問題があった。
【０００９】
本発明は上記の点に鑑みなされたもので、回路規模を小さくでき、かつ、発生したクロック信号をスピンドルサーボに使用して安定したサーボを行うことのできるディジタルＰＬＬ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、光ディスクから再生されたＦＳＫ変調された信号を所定の分周比で分周する分周手段と、
前記分周手段の出力信号のエッジ間隔を計測する計測手段と、
上記計測手段で得られたエッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有する。
【００１１】
このように、ＦＳＫ変調された信号を分周してエッジ間隔を計測するため、従来必要としていた比較回路や選択回路が不要となり回路規模を大幅に小さくすることができ、また、発生されるクロック信号は光ディスクの回転速度に応じた周波数となるため、このクロック信号を用いてスピンドルサーボを行えば、引き込み時やトラックジャンプ時においても安定したサーボを行うことができる。
【００１２】
請求項２に記載の発明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミングで得られる前記計測手段の計測値から位相誤差を検出し、前記計測手段の計測したエッジ間隔値を補正する位相補正手段を有する。
このため、クロック信号は、再生されたＦＳＫ変調された信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【００１３】
【発明の実施の形態】
図２は本発明回路を適用したＣＤ−Ｒの記録系サーボシステムの一実施例のブロック図を示す。同図中、光ディスク２０はスピンドルモータ２２によって回転される。光ピックアップ２４はディスク２０から図３（Ｂ）に示すウォブル信号を再生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。なお、同図（Ａ）は同図（Ｂ）のウォブル信号に対応するパルス幅１ＴのＡＴＩＰ信号を示している。
【００１４】
上記のＷＢＬ信号はＦＳＫ復調回路２６に供給され、ＢＩＤＡＴＡ信号が復調される。ディジタルＰＬＬ回路３０はＦＳＫ復調回路２６を通して供給される復調前のＷＢＬ信号に同期したクロック信号を生成してスピンドルサーボ回路３４に供給する。スピンドルサーボ回路３４はクロック信号に基づいてスピンドルモータ２２の回転制御を行い、ディスク２０の線走度が一定となるようにする。
【００１５】
図１は本発明のディジタルＰＬＬ回路３０の一実施例のブロック図を示す。同図中、端子４０にはＦＳＫ復調回路２６を通して復調前のＷＢＬ信号が入来し、分周手段としての分周器４２に供給される。分周器４２はＷＢＬ信号を１／３．５分周してパルス幅１Ｔのクロック信号を生成し、このクロック信号をエッジカウンタ４４に供給する。計測手段としてのエッジカウンタ４４は分周器４２出力のクロック信号の立上り及び立下りのエッジでリセットされた後、端子４６から供給されるシステムクロックをカウントしてエッジ間隔を計測し出力する。
【００１６】
このシステムクロックはディスク２０を１倍速、２倍速、４倍速と動作速度を可変するのに対応してシステムクロック周波数も１倍，２倍、４倍と連動して可変され、どの動作速度であっても上記クロック信号のパルス幅１Ｔにおけるシステムクロックのパルス数は標準で６８６パルスである。これにより、エッジカウンタ４４は標準でカウント値が６８６近傍となる。このエッジカウンタ４４の出力する値６８６近傍のエッジ間隔値は加算器４８及び乗算器５０及びラッチ回路６８夫々に供給される。
【００１７】
加算器４８は１Ｔの値にビット数低減のために定数発生器５２から供給される定数−３４３を加算してディジタル低域フィルタ５４に供給する。ディジタル低域フィルタ５４は供給される値の急激な変動成分を除去して加算器５６に供給する。加算器５６では定数発生器５８から供給される定数３４３を加算してエッジ間隔値とした後、加算器６０に供給する。加算器６０では位相誤差補正値が加算され、補正された１Ｔの値がＮＣＯ（数値制御型発振器）６２に供給される。
【００１８】
ＮＣＯ６２は端子６４からシステムクロックを供給されており、このシステムクロックをカウントしてそのカウント値が加算器６０よりのエッジ間隔値となったときに立上る図４（Ｂ）に示すクロック信号を発生し、カウント値をリセットする。このクロック信号は端子６６より出力されると共にラッチ回路６８に供給される。上記の加算器４８乃至ＮＣＯ６２がクロック発生手段に対応する。
【００１９】
ラッチ回路６８はエッジカウンタ４４の出力する値６８６近傍のエッジ間隔値を供給されており、ラッチ回路６８はＮＣＯ６２から供給されるクロック信号の立上りによって上記カウント値をラッチして減算器７０に供給する。減算器７０にはこの他にエッジカウンタ４４の出力するエッジ間隔値に乗算器５０で１／２を乗算した値が基準値として供給されており、減算器７０はラッチ回路６８が出力する値から基準値を減算して位相誤差値を求め積分器７２に供給する。
【００２０】
このように１Ｔの値の１／２を基準値としているのは図４（Ａ），（Ｂ）に示す如く、クロック信号の立上りがＢＩＤＡＴＡ信号のパルス幅１Ｔの中央位置となるようにするためである。積分器７２は位相誤差値を比例積分する。その積分値は乗算器で１／Ｋ（Ｋは１以上の実数）を乗算されて位相誤差補正値とされ、加算器６０に供給される。上記の乗算器５０，ラッチ回路６８乃至乗算器７４，加算器６０が位相補正手段に対応する。
【００２１】
このようにエッジカウンタ４４から加算器４８，ディジタル低域フィルタ５４，加算器４８の経路の周波数系の他に、乗算器５０及びラッチ回路６８から加算器７０，積分器７２，乗算器７４の経路の位相系を設け、加算器６０で周波数系と位相系とによりクロック信号を生成するためＷＢＬ信号に同期した安定したクロック信号を生成できる。また、本実施例は全てディジタル回路で構成されているため、周囲温度や電源電圧の変動に対してアナログ回路よりも強くなり、半導体集積化したとき外付回路を無くすことができる。また、端子４６，６４より供給するシステムクロックの周波数を変更するだけで動作速度１倍速、２倍速、４倍速夫々に対応することができる。また、エッジカウンタ４４のカウント値に基づいて動作するため、直線性が良く、フェーズ・ロック動作のキャプチャーレンジが広くなる。
【００２２】
また、ＷＢＬ信号を１／３．５分周してパルス幅１Ｔのクロック信号を生成しているため、ＢＩＤＡＴＡ信号からクロック信号を生成する場合に比較回路や選択回路によって回路規模が大きくなるのに対して、分周器４２だけの簡単な構成であり回路規模を大幅に小さくできる。
また、光ディスク２０の線速度が一定でない引き込み時や、光ピックアップ２４を光ディスク２０の半径方向に移送するトラックジャンプ時においても、クロック信号はＷＢＬ信号から生成されるために光ディスク２０の線速度に追従して周波数が変化し、端子６６から出力されるクロック信号をスピンドルサーボ回路３４に供給してスピンドルサーボをかける場合に、安定したスピンドルサーボを行うことが可能となる。
【００２３】
更に、ＷＢＬ信号からＢＩＤＡＴＡ信号を復調するときにジッタが発生するため従来はエッジ間隔値をフィルタリングするディジタル低域フィルタとして遮断特性が急峻なものが必要であったが、本実施例ではＷＢＬ信号を用いてエッジ間隔値を算出するため復調時のジッタが含まれず、ディジタル低域フィルタ５４として遮断特性がゆるやかな簡単な回路構成のものを使用できる。
【００２４】
【発明の効果】
上述の如く、請求項１に記載の発明は、光ディスクから再生されたＦＳＫ変調された信号を所定の分周比で分周する分周手段と、
前記分周手段の出力信号のエッジ間隔を計測する計測手段と、
上記計測手段で得られたエッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有する。
【００２５】
このように、ＦＳＫ変調された信号を分周してエッジ間隔を計測するため、従来必要としていた比較回路や選択回路が不要となり回路規模を大幅に小さくすることができ、また、発生されるクロック信号は光ディスクの回転速度に応じた周波数となるため、このクロック信号を用いてスピンドルサーボを行えば、引き込み時やトラックジャンプ時においても安定したサーボを行うことができる。
【００２６】
また、請求項２に記載の発明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミングで得られる前記計測手段の計測値から位相誤差を検出し、前記計測手段の計測したエッジ間隔値を補正する位相補正手段を有する。
このため、クロック信号は、再生されたＦＳＫ変調された信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【００２７】
このため、クロック信号は、再生された被変調信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【図面の簡単な説明】
【図１】本発明のブロック図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明を説明するための信号波形図である。
【図５】従来回路のブロック図である。
【符号の説明】
２０ 光ディスク
２２ スピンドルモータ
２４ 光ピックアップ
２６ ＦＳＫ復調回路
３０ ディジタルＰＬＬ回路
３４ スピンドルサーボ回路
４２ 分周器
４４ エッジカウンタ
４８，５６，６０，７０ 加算器
５０，７４ 乗算器
５２，５８ 定数発生器
５４ ディジタル低域フィルタ
６２ ＮＣＯ
６８ ラッチ回路
７２ 積分器
【発明の属する技術分野】
本発明はディジタルＰＬＬ回路に関し、入力信号に含まれる所定パルス幅のパルスに同期したクロック信号を発生するディジタルＰＬＬ回路に関する。
【０００２】
【従来の技術】
図５は従来のアナログＰＬＬ（フェーズ・ロックド・ループ）回路の一例のブロック図を示す。同図中、端子１０には所定周波数成分を含む入力信号が入来し、位相比較器１１に供給される。位相比較器１１は上記の入力信号と分周器１４より供給される所定周波数の信号との位相比較を行い、位相誤差信号を生成する。この位相誤差信号はＬＰＦ（低域フィルタ）１２を通してＶＣＯ（電圧制御型発振器）１３に供給される。ＶＣＯ１３の出力する発振信号は分周器１４で分周され所定周波数とされて端子１５から出力されると共に、位相比較器１１に供給される。これによってＶＣＯ１３は入力信号の所定周波数成分に同期した発振信号を生成し、この信号が端子１５より出力される。
【０００３】
記録可能な光ディスクでは、回転制御のための同期信号とアドレス信号などの制御信号だけを予めディスクに記録しておくことが行われている。その方式として、レコーダブル・コンパクト・ディスク・システム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮＧＥ ＢＯＯＫ）にあるように、グルーブを蛇行させて形成することによって同期信号を記録するという方法がある。このようにグルーブを蛇行させることによってディスク上に記録された信号をＷＢＬ（ウォブル）信号と呼ばれる。
【０００４】
このＷＢＬ信号はディスクのアドレス等の情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡでＦＳＫ変調された信号であり、ディスク回転が規定の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚである。上記のアドレス等の情報であるＡＴＩＰ信号は同期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号ＣＲＣとより構成され、同期信号の繰り返し周波数は７５Ｈｚである。
【０００５】
図４（Ａ）はディスクより再生されたＷＢＬ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。このＢＩＤＡＴＡ信号を図５に示すＰＬＬ回路に供給して図４（Ｂ）に示す如きクロック信号を生成する。上記のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパターンとされている。なお、本明細書でパルス幅とはパルスのローレベル期間、ハイレベル期間夫々の間隔をいう。
【０００６】
ここで、位相比較器１１は図４（Ａ），（Ｂ）に示すＢＩＤＡＴＡ信号のエッジとクロック信号のエッジとの位相比較を行っているため、位相誤差信号に同期信号の７５Ｈｚ成分が混入し、この７５Ｈｚ成分はＬＰＦ１２では除去することができず、クロック信号の安定性が悪化するという問題があった。
この問題を解決するために、本出願人は特願平８−１０９６５５号により、所定パルス幅のパルスが間欠的に含まれる入力信号を供給され、上記入力信号のエッジ間隔を計測する手段と、上記計測手段で得られたエッジ間隔値が所定パルス幅を基準とする所定範囲であるとき上記エッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有するディジタルＰＬＬ回路を提案した。
【０００７】
【発明が解決しようとする課題】
本出願人の提案になる回路では、ＢＩＤＡＴＡ信号のパルス幅（エッジ間隔値）をシステムクロックをカウントすることにより計測し、このカウント値をパルス幅１Ｔ，２Ｔ夫々の閾値と比較することにより、ＢＩＤＡＴＡ信号のパルス幅が１Ｔか２Ｔか３Ｔかを判別する。そして、パルス幅が１Ｔのときはカウント値そのものを選択し、パルス幅が２Ｔのときはカウント値の１／２を選択し、パルス幅が３Ｔのときは前回のカウント値を選択し、選択したカウント値に基づいてクロック信号を発生している。このように１Ｔ，２Ｔ夫々の比較回路や選択回路を使用するため回路規模が大きくなるという問題があった。
【０００８】
また、上記のディジタルＰＬＬ回路で発生したクロック信号を用いて光ディスクの線速度が一定となるようスピンドルサーボをかけているが、上記パルス幅１Ｔ，２Ｔ夫々の閾値として固定値を使用しているため、上記線速度が一定でない引き込み時や、光ピックアップを光ディスクの略半径方向に移送するトラックジャンプ時にクロック信号が光ディスクの回転に追従せず、安定したスピンドルサーボを行うことができないという問題があった。
【０００９】
本発明は上記の点に鑑みなされたもので、回路規模を小さくでき、かつ、発生したクロック信号をスピンドルサーボに使用して安定したサーボを行うことのできるディジタルＰＬＬ回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】
請求項１に記載の発明は、光ディスクから再生されたＦＳＫ変調された信号を所定の分周比で分周する分周手段と、
前記分周手段の出力信号のエッジ間隔を計測する計測手段と、
上記計測手段で得られたエッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有する。
【００１１】
このように、ＦＳＫ変調された信号を分周してエッジ間隔を計測するため、従来必要としていた比較回路や選択回路が不要となり回路規模を大幅に小さくすることができ、また、発生されるクロック信号は光ディスクの回転速度に応じた周波数となるため、このクロック信号を用いてスピンドルサーボを行えば、引き込み時やトラックジャンプ時においても安定したサーボを行うことができる。
【００１２】
請求項２に記載の発明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミングで得られる前記計測手段の計測値から位相誤差を検出し、前記計測手段の計測したエッジ間隔値を補正する位相補正手段を有する。
このため、クロック信号は、再生されたＦＳＫ変調された信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【００１３】
【発明の実施の形態】
図２は本発明回路を適用したＣＤ−Ｒの記録系サーボシステムの一実施例のブロック図を示す。同図中、光ディスク２０はスピンドルモータ２２によって回転される。光ピックアップ２４はディスク２０から図３（Ｂ）に示すウォブル信号を再生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。なお、同図（Ａ）は同図（Ｂ）のウォブル信号に対応するパルス幅１ＴのＡＴＩＰ信号を示している。
【００１４】
上記のＷＢＬ信号はＦＳＫ復調回路２６に供給され、ＢＩＤＡＴＡ信号が復調される。ディジタルＰＬＬ回路３０はＦＳＫ復調回路２６を通して供給される復調前のＷＢＬ信号に同期したクロック信号を生成してスピンドルサーボ回路３４に供給する。スピンドルサーボ回路３４はクロック信号に基づいてスピンドルモータ２２の回転制御を行い、ディスク２０の線走度が一定となるようにする。
【００１５】
図１は本発明のディジタルＰＬＬ回路３０の一実施例のブロック図を示す。同図中、端子４０にはＦＳＫ復調回路２６を通して復調前のＷＢＬ信号が入来し、分周手段としての分周器４２に供給される。分周器４２はＷＢＬ信号を１／３．５分周してパルス幅１Ｔのクロック信号を生成し、このクロック信号をエッジカウンタ４４に供給する。計測手段としてのエッジカウンタ４４は分周器４２出力のクロック信号の立上り及び立下りのエッジでリセットされた後、端子４６から供給されるシステムクロックをカウントしてエッジ間隔を計測し出力する。
【００１６】
このシステムクロックはディスク２０を１倍速、２倍速、４倍速と動作速度を可変するのに対応してシステムクロック周波数も１倍，２倍、４倍と連動して可変され、どの動作速度であっても上記クロック信号のパルス幅１Ｔにおけるシステムクロックのパルス数は標準で６８６パルスである。これにより、エッジカウンタ４４は標準でカウント値が６８６近傍となる。このエッジカウンタ４４の出力する値６８６近傍のエッジ間隔値は加算器４８及び乗算器５０及びラッチ回路６８夫々に供給される。
【００１７】
加算器４８は１Ｔの値にビット数低減のために定数発生器５２から供給される定数−３４３を加算してディジタル低域フィルタ５４に供給する。ディジタル低域フィルタ５４は供給される値の急激な変動成分を除去して加算器５６に供給する。加算器５６では定数発生器５８から供給される定数３４３を加算してエッジ間隔値とした後、加算器６０に供給する。加算器６０では位相誤差補正値が加算され、補正された１Ｔの値がＮＣＯ（数値制御型発振器）６２に供給される。
【００１８】
ＮＣＯ６２は端子６４からシステムクロックを供給されており、このシステムクロックをカウントしてそのカウント値が加算器６０よりのエッジ間隔値となったときに立上る図４（Ｂ）に示すクロック信号を発生し、カウント値をリセットする。このクロック信号は端子６６より出力されると共にラッチ回路６８に供給される。上記の加算器４８乃至ＮＣＯ６２がクロック発生手段に対応する。
【００１９】
ラッチ回路６８はエッジカウンタ４４の出力する値６８６近傍のエッジ間隔値を供給されており、ラッチ回路６８はＮＣＯ６２から供給されるクロック信号の立上りによって上記カウント値をラッチして減算器７０に供給する。減算器７０にはこの他にエッジカウンタ４４の出力するエッジ間隔値に乗算器５０で１／２を乗算した値が基準値として供給されており、減算器７０はラッチ回路６８が出力する値から基準値を減算して位相誤差値を求め積分器７２に供給する。
【００２０】
このように１Ｔの値の１／２を基準値としているのは図４（Ａ），（Ｂ）に示す如く、クロック信号の立上りがＢＩＤＡＴＡ信号のパルス幅１Ｔの中央位置となるようにするためである。積分器７２は位相誤差値を比例積分する。その積分値は乗算器で１／Ｋ（Ｋは１以上の実数）を乗算されて位相誤差補正値とされ、加算器６０に供給される。上記の乗算器５０，ラッチ回路６８乃至乗算器７４，加算器６０が位相補正手段に対応する。
【００２１】
このようにエッジカウンタ４４から加算器４８，ディジタル低域フィルタ５４，加算器４８の経路の周波数系の他に、乗算器５０及びラッチ回路６８から加算器７０，積分器７２，乗算器７４の経路の位相系を設け、加算器６０で周波数系と位相系とによりクロック信号を生成するためＷＢＬ信号に同期した安定したクロック信号を生成できる。また、本実施例は全てディジタル回路で構成されているため、周囲温度や電源電圧の変動に対してアナログ回路よりも強くなり、半導体集積化したとき外付回路を無くすことができる。また、端子４６，６４より供給するシステムクロックの周波数を変更するだけで動作速度１倍速、２倍速、４倍速夫々に対応することができる。また、エッジカウンタ４４のカウント値に基づいて動作するため、直線性が良く、フェーズ・ロック動作のキャプチャーレンジが広くなる。
【００２２】
また、ＷＢＬ信号を１／３．５分周してパルス幅１Ｔのクロック信号を生成しているため、ＢＩＤＡＴＡ信号からクロック信号を生成する場合に比較回路や選択回路によって回路規模が大きくなるのに対して、分周器４２だけの簡単な構成であり回路規模を大幅に小さくできる。
また、光ディスク２０の線速度が一定でない引き込み時や、光ピックアップ２４を光ディスク２０の半径方向に移送するトラックジャンプ時においても、クロック信号はＷＢＬ信号から生成されるために光ディスク２０の線速度に追従して周波数が変化し、端子６６から出力されるクロック信号をスピンドルサーボ回路３４に供給してスピンドルサーボをかける場合に、安定したスピンドルサーボを行うことが可能となる。
【００２３】
更に、ＷＢＬ信号からＢＩＤＡＴＡ信号を復調するときにジッタが発生するため従来はエッジ間隔値をフィルタリングするディジタル低域フィルタとして遮断特性が急峻なものが必要であったが、本実施例ではＷＢＬ信号を用いてエッジ間隔値を算出するため復調時のジッタが含まれず、ディジタル低域フィルタ５４として遮断特性がゆるやかな簡単な回路構成のものを使用できる。
【００２４】
【発明の効果】
上述の如く、請求項１に記載の発明は、光ディスクから再生されたＦＳＫ変調された信号を所定の分周比で分周する分周手段と、
前記分周手段の出力信号のエッジ間隔を計測する計測手段と、
上記計測手段で得られたエッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有する。
【００２５】
このように、ＦＳＫ変調された信号を分周してエッジ間隔を計測するため、従来必要としていた比較回路や選択回路が不要となり回路規模を大幅に小さくすることができ、また、発生されるクロック信号は光ディスクの回転速度に応じた周波数となるため、このクロック信号を用いてスピンドルサーボを行えば、引き込み時やトラックジャンプ時においても安定したサーボを行うことができる。
【００２６】
また、請求項２に記載の発明は、請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミングで得られる前記計測手段の計測値から位相誤差を検出し、前記計測手段の計測したエッジ間隔値を補正する位相補正手段を有する。
このため、クロック信号は、再生されたＦＳＫ変調された信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【００２７】
このため、クロック信号は、再生された被変調信号の分周信号の周波数に基づくだけでなく、上記分周信号の位相にも合致するよう制御することができる。
【図面の簡単な説明】
【図１】本発明のブロック図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明を説明するための信号波形図である。
【図５】従来回路のブロック図である。
【符号の説明】
２０ 光ディスク
２２ スピンドルモータ
２４ 光ピックアップ
２６ ＦＳＫ復調回路
３０ ディジタルＰＬＬ回路
３４ スピンドルサーボ回路
４２ 分周器
４４ エッジカウンタ
４８，５６，６０，７０ 加算器
５０，７４ 乗算器
５２，５８ 定数発生器
５４ ディジタル低域フィルタ
６２ ＮＣＯ
６８ ラッチ回路
７２ 積分器
Claims (2)
- 光ディスクから再生されたＦＳＫ変調された信号を所定の分周比で分周する分周手段と、
前記分周手段の出力信号のエッジ間隔を計測する計測手段と、
上記計測手段で得られたエッジ間隔値に基づいてクロック信号を発生出力するクロック発生手段とを有することを特徴とするディジタルＰＬＬ回路。 - 請求項１記載のディジタルＰＬＬ回路において、
前記クロック発生手段が発生するクロック信号のタイミングで得られる前記計測手段の計測値から位相誤差を検出し、前記計測手段の計測したエッジ間隔値を補正する位相補正手段を有することを特徴とするディジタルＰＬＬ回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045797A JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
| US09/084,359 US6175542B1 (en) | 1997-05-29 | 1998-05-22 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
| EP05020394A EP1610327A1 (en) | 1997-05-29 | 1998-05-28 | A decode circuit and an optical disc apparatus |
| EP98304217A EP0881640B1 (en) | 1997-05-29 | 1998-05-28 | Digital PLL circuit for an optical disc apparatus |
| DE69832844T DE69832844T2 (de) | 1997-05-29 | 1998-05-28 | Digitale PLL-Schaltung für optisches Plattengerät |
| EP05020395A EP1610328A1 (en) | 1997-05-29 | 1998-05-28 | A demodulation circuit and an optical disc apparatus |
| US09/620,054 US6359949B1 (en) | 1997-05-29 | 2000-07-20 | Demodulation circuit, a decode circuit and a digital PLL circuit for an optical disc apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14045797A JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10334614A JPH10334614A (ja) | 1998-12-18 |
| JP3772462B2 true JP3772462B2 (ja) | 2006-05-10 |
Family
ID=15269060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14045797A Expired - Lifetime JP3772462B2 (ja) | 1997-05-29 | 1997-05-29 | ディジタルｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3772462B2 (ja) |
-
1997
- 1997-05-29 JP JP14045797A patent/JP3772462B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH10334614A (ja) | 1998-12-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0805438B1 (en) | Servo circuit | |
| EP0057612A2 (en) | Motor controlling circuit of reproducing apparatus and method of controlling | |
| EP0881640B1 (en) | Digital PLL circuit for an optical disc apparatus | |
| JP2000230947A (ja) | デジタル位相制御ループにおける周波数検出方法 | |
| JP3772462B2 (ja) | ディジタルｐｌｌ回路 | |
| JPH0434851B2 (ja) | ||
| KR100422600B1 (ko) | 재생장치및회전서보회로 | |
| JPH09297968A (ja) | ディジタルｐｌｌ回路 | |
| JP3903495B2 (ja) | サーボ回路 | |
| JP3758309B2 (ja) | 光ディスク装置の復調回路 | |
| JP3702566B2 (ja) | サーボ回路 | |
| JPH09297969A (ja) | 光ディスク装置 | |
| JP2004253056A (ja) | デコード装置 | |
| EP0700045A2 (en) | Reference clock generation circuit | |
| JPH087468A (ja) | 光ディスク再生装置 | |
| JP3528272B2 (ja) | デジタル信号再生装置 | |
| JP3888067B2 (ja) | クロック生成回路及びそれを用いた記録再生装置 | |
| JP2675096B2 (ja) | 再生信号補正方法 | |
| JPH11191270A (ja) | Ｐｌｌ回路 | |
| JPH0877715A (ja) | ディジタル記録再生装置の復調装置 | |
| JP4034131B2 (ja) | ディジタルｐｌｌ回路 | |
| JP3162729B2 (ja) | データ再生回路 | |
| JP2921014B2 (ja) | ディジタルｐｌｌ | |
| JP2004178655A (ja) | クロック生成回路及びそれを用いた記録再生装置 | |
| JPH0526264B2 (ja) |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050920 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051116 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060124 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060206 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090224 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100224 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130224 Year of fee payment: 7 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |