JPH10163861A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 キャプチャーレンジが広く、かつ早くロック
インするＰＬＬ回路を提供すること。 【解決手段】 位相比較器２、ループフィルタ２、電圧
制御発振回路５からなる位相制御ループを備えたＰＬＬ
回路において、更に周波数復調器８、周波数誤差演算器
９、誤差ホールド回路１０からなる周波数制御ループ
と、情報データ後のバッファ期間等において周波数制御
ループを稼働させるタイミング制御手段１１、１２とを
備える。従って、周波数制御期間においてはＶＣＯが急
速に入力信号周波数にロックする。そして、周波数制御
期間以外の期間である位相制御期間においてはＶＣＯを
短時間で位相ロックさせることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期回路（フェ
ーズロックループ回路、以下ＰＬＬ回路と記す）に関
し、特にキャプチャレンジの広い広帯域ＰＬＬ回路に関
するものである。

【０００２】

【従来の技術】従来の光ディスク装置に用いられる再生
クロック信号抽出用のＰＬＬ回路の構成および機能は、
例えば、尾上監修「光ディスク技術」平成２年２月、ラ
ジオ技術社発行、２０１〜２１２ページに記載されてい
る。一般にこのようなＰＬＬ回路のロックレンジはルー
プゲインによって決まり、電圧制御発振回路（ボルテー
ジコントロールドオシレータ、以下ＶＣＯと記す）の可
変範囲一杯にまで拡大できる。一方、キャプチャーレン
ジはループフィルタとＶＣＯの自走周波数で決まり、通
常ＶＣＯの可変範囲の数パーセントである。このキャプ
チャーレンジはＶＣＯの温度特性や初期周波数設定によ
って狭くなるので、ＶＣＯの高い安定度が必要であっ
た。

【０００３】キャプチャーレンジを拡大するための回路
上の対策としては、ロックしていない時にループゲイン
を増大させたり、ループフィルタの帯域を拡大する方法
などが提案されている。しかし、これらの方法による対
策は基本的に位相比較器を使用しているので、キャプチ
ャーレンジの拡大には限界がある。また、光ディスクの
駆動方式の一種であるＣＡＶ（コンスタントアングルベ
ロシティ）方式で再生して得たデータのように、データ
周波数が大きく変化するものにおいては、周波数合成
（シンセサイズ）方式のＰＬＬ構成を採用していた。し
かし、該方式は光ディスク上に予め記録されているアド
レス信号を読み取ることができ、かつ、必要なクロック
周波数を判別できることが条件であり、光ディスクの回
転制御ＰＬＬがロックしている必要があった。

【０００４】光ディスクのスピンドル回転数を任意に変
えてもＰＬＬがロックするためには、再生ＲＦ信号だけ
でロックするＰＬＬが必要となる。このために、例えば
特開平５−３１５９５２号公報等に開示されているＰＬ
Ｌ回路においては、ＡＰＣ（位相制御）に加えてＡＦＣ
（周波数制御）を併用する方式が提案されている。

【０００５】

【発明が解決しようとする課題】前記した特開平５−３
１５９５２号公報に開示されているような従来のＰＬＬ
回路においては、周波数検出器として、検出したＳＹＮ
Ｃ信号の間隔をＶＣＯのパルスでカウントすることによ
って周波数誤差を検出している。従って誤差の演算周期
がＳＹＮＣ信号の周期となっている。また、位相制御信
号と周波数制御信号とが同じループフィルタを通過して
いる。このようなＰＬＬ回路の構成によると、ＰＬＬ回
路がロックするまでに時間がかかるという問題点があっ
た。本発明の目的は、前記のような従来技術の問題点を
解決し、キャプチャーレンジが広く、かつ早くロックす
るＰＬＬ回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明のＰＬＬ回路は、
シリアルデータの区切りを表す識別データから成る第１
の区間と、所定パターンのデータから成る第２の区間
と、情報データから成る第３の区間と、前記第１、第
２、第３の区間以外の時間位置に存在する第４の区間と
で構成されたシリアルデータ信号を受け、位相同期した
信号を生成する位相同期回路に関するものであり、可変
周波数発振手段、位相制御手段、周波数制御手段および
これらの制御手段とを備える。

【０００７】周波数制御手段は、第２の区間の入力デー
タと可変周波数発振手段からの出力信号との周波数差を
検出し、保持する周波数差検出手段を有し、前記可変周
波数発振手段の出力信号が前記第２の区間のデータに周
波数同期するように制御する。また、制御手段は、第１
の区間あるいは第４の区間の少なくとも一方である周波
数制御区間において周波数制御手段を制御し、該周波数
制御をしない期間において位相制御手段を制御すること
を特徴とする。

【０００８】本発明においては、制御手段が入力データ
信号期間内の、位相ロックしたクロック信号が必要ない
第１あるいは第４の期間において周波数制御手段を稼働
させるように作用し、周波数制御期間において可変周波
数発振手段であるＶＣＯの発振周波数が入力信号と大き
く離れていても、周波数制御手段が急速に入力信号周波
数に接近させ、周波数ロックするように作用する。

【０００９】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。まず、入力信号について説
明する。図３は、本発明のＰＬＬ回路が適用される光デ
ィスク再生装置によって読み取られる光ディスクの入力
信号フォーマット例である連続サーボトラッキング方式
のフォーマットを示す説明図である。入力信号は、例え
ば各セクタ毎にプリフォーマットされたアドレス領域と
書き込み可能なデータ領域を有し、アドレス領域とデー
タ領域との間にはレーザー光のパワーレベルを制御する
ためのテスト部であるＡＬＰＣが存在する。

【００１０】図４Ａは、アドレス領域付近の詳細な入力
信号フォーマットおよび制御信号を示す説明図である。
プリフォーマットされたアドレス領域内には、セクタの
区切りを示すユニークな符号であるセクターマークＳ
Ｍ、および同期を取るための所定のパターンの繰り返し
の符号からなる同期信号ＶＦＯとセクタのアドレス領域
の組み合わせが３組存在し、データ領域の先頭にはやは
りＶＦＯ領域が存在する。また、データ領域の最後には
ディスク回転変動マージン用の領域としてデータが何も
書かれないバッファ領域が存在する。

【００１１】次に、回路構成について説明する。図１
は、本発明を適用したＰＬＬ回路の構成を示すブロック
図である。このようなＰＬＬ回路は例えばＣＤ等の光デ
ィスクの再生装置におけるクロック信号の生成に使用さ
れる。図１に示されるＰＬＬ回路は大別すると、位相制
御ループ、周波数制御ループ、制御部の３つの部分に分
かれる。位相制御ループは主に、ループフィルタとして
機能するフィルタを含む位相比較器２およびＶＣＯ５に
よって構成され、位相比較器２とＶＣＯ５の間に、周波
数制御ループとの切り替えのための誤差信号スイッチ
３、誤差信号の加算のための混合アンプ４が挿入されて
いる。

【００１２】周波数制御ループは、ＶＦＯ／ＶＣＯセレ
クタ７、周波数復調器８、ＶＦＯクランプアンプ９、周
波数誤差ホールド回路１０、およびＶＣＯ５から構成さ
れており、周波数誤差ホールド回路１０から出力される
周波数誤差電圧は混合アンプ４を介してＶＣＯ５に供給
される。セクタマーク検出器１１およびパルス発生器１
２は制御部を構成しており、誤差信号スイッチ３、ＶＦ
Ｏ／ＶＣＯセレクタ１１、ＶＦＯクランプアンプ９、周
波数誤差ホールド回路１０に制御信号を供給している。

【００１３】図示しない光ピックアップによって検出さ
れた再生信号は再生アンプ、波形等化器を経由し、再生
ＲＦ信号としてデータコンパレータ（電圧比較器）１に
入力され、２値化ＲＦ信号が出力される。位相比較器２
は、入力信号である２値化ＲＦ信号とＶＣＯ５の出力信
号の位相差に対応する電圧を発生する回路であり、周知
の位相比較回路、例えば排他的論理和（ＥＸＯＲ）回
路、および周知のループフィルタを構成する例えばアク
ティブローパスフィルタ回路からなる。

【００１４】誤差信号スイッチ３は、パルス発生器１２
からの制御信号に基づき、周波数制御期間において位相
比較器２から出力される位相制御信号を切り離すための
アナログスイッチである。混合アンプ４は、誤差信号ス
イッチ３の出力電圧と、周波数誤差ホールド回路１０の
出力電圧とを加算してＶＣＯ５に出力する。周知のＶＣ
Ｏ５は入力された制御電圧に対応する周波数で発振する
発振回路である。なお、ＶＣＯ５の発振周波数は入力信
号周波数のｎ倍であり、分周器６によって１／ｎに分周
されているが、ＶＣＯ５の発振周波数を入力信号周波数
と等しくすれば、分周器６は不要である。

【００１５】ＶＦＯ／ＶＣＯセレクタ７はパルス発生器
１２からの制御信号に基づき、入力信号のアドレス区間
に含まれるＶＦＯ信号期間においてはＶＦＯ信号を選
択、出力し、その他の期間においては、ＶＣＯの出力信
号を選択、出力する。周波数復調器８は、ＶＦＯ／ＶＣ
Ｏセレクタ７の出力信号の周波数に対応する復調電圧を
発生する周波数電圧変換回路である。

【００１６】ＶＦＯクランプアンプ９は、詳細は後述す
るが、入力信号中のＶＦＯ信号周波数に相当する電圧を
保持し、該電圧に対するＶＣＯ出力信号周波数の誤差電
圧を演算して出力する。周波数誤差ホールド回路１０
は、サンプルホールド回路からなり、パルス発生器１２
からの制御信号に基づき、周波数制御期間においてはＶ
ＦＯクランプアンプ９の出力電圧をそのまま出力し、位
相制御期間においては直前の周波数制御期間における制
御電圧を保持する。図１において点線１４で囲んだＶＦ
Ｏ／ＶＣＯセレクタ７から周波数誤差ホールド回路１０
までが周波数制御ループにおける誤差電圧出力手段に相
当する。

【００１７】セクタマーク検出器１１は、データコンパ
レータ１の出力である２値化ＲＦ信号から例えば光ディ
スクの各セクタの先頭に存在するセクタの区切りを示す
ユニークな符号を検出し、検出パルスを発生する。パル
ス発生器１２は、セクタマーク検出パルスに基づき、後
述するような周波数制御期間と位相制御期間を設定し、
該設定に基づいて、誤差信号スイッチ３、ＶＦＯ／ＶＣ
Ｏセレクタ７、ＶＦＯクランプアンプ９、周波数誤差ホ
ールド回路１０に後述するような制御信号を出力する。
セクタマーク検出器１１、パルス発生器１２は制御手段
に相当する。また、図１の点線１３で囲った部分が、従
来の位相制御のみのＰＬＬ回路に本発明に関連して追加
した構成である。動作については、図２に示す、より詳
細な実施例に関連して説明する。

【００１８】図２は、本発明を適用したＰＬＬ回路のよ
り詳細な構成を示すブロック図である。図１のセクター
マーク検出器１１に対応するセクターマーク検出回路２
０はセクターマーク特有のパターンを検出し、検出パル
スを出力する。図１のパルス発生器１２に対応する制御
パルス発生回路２２は、遅延回路、カウンタ、ゲート回
路等によって構成され、セクターマーク検出パルスに基
づき、図４、５に示すような制御パルス（VFOSEL、AFCS
EL）を発生する。

【００１９】排他的論理和ゲート２５は、入力信号であ
る２値化ＲＦ信号と図１のＶＣＯ５に対応するＶＣＯ２
９の出力信号の位相差を検出するための位相比較器とし
て機能し、図１の位相比較器２に含まれるループフィル
タとして機能するローパスフィルタＬＰＦ１（２６）は
例えば演算増幅器を使用したアクティブローパスフィル
タからなる。図１の誤差信号スイッチ３に対応するスイ
ッチ２７は、例えばアナログスイッチ回路からなり、AF
CSEL信号が”１”であるとき、即ち周波数制御期間にお
いてオフとなり、位相制御ループを切り離す。

【００２０】図１の混合アンプ４に対応する混合アンプ
２８は例えば演算増幅器を使用した加算回路からなり、
スイッチ２７の出力信号と、図１の周波数誤差ホールド
回路１０に対応するホールド回路２（３４）の出力電圧
とを加算して、ＶＣＯ２９に出力する。ＶＣＯ２９ある
いは必要に応じて挿入される分周器２３の出力はＰＬＬ
回路の出力信号として、図示しない信号判別回路におい
てクロックとして使用されると共に、位相比較器である
排他的論理和ゲート２５および、図１のＶＦＯ／ＶＣＯ
セレクタ７に対応するセレクタ３０に入力される。

【００２１】セレクタ３０はゲート回路からなり、制御
信号VFOSELが”１”である場合に２値化ＲＦ信号を出力
し、”０”のときにはＶＣＯ出力信号を出力する。ｆ／
Ｖ（周波数／電圧）変換回路３１としては、任意のＦＭ
検波回路を採用可能であるが、例えば、入力パルスの立
ち上がり毎に所定幅のパルスを発生させ、ローパスフィ
ルタに通して直流電圧を得るパルスカウント型の周波数
電圧変換回路を採用してもよい。パルスカウント型の周
波数電圧変換回路は高速で動作可能であり、例えば光デ
ィスクの通常の再生速度に相当する周波数ｆ０の５倍程
度は簡単に復調可能である。従って、広い帯域において
周波数に対応した出力レベルを得ることができる。

【００２２】図１の周波数復調器８に対応するｆ／Ｖ変
換回路３１は、ローパスフィルタを内蔵しているので、
該回路３１の出力は既に直流になっているが、ＶＦＯお
よびＶＣＯ周波数成分も僅かながら含んでいる。ローパ
スフィルタＬＰＦ２（３２）はこのＶＦＯおよびＶＣＯ
周波数成分を除去するためのローパスフィルタである。

【００２３】点線３６で囲んだ増幅器３３およびホール
ド回路１（３５）は、ＶＦＯクランプアンプ９に相当す
る。増幅器３３は演算増幅器を使用したアンプである。
ホールド回路１（３５）は、出力端子が増幅器３３の反
転入力端子に接続されており、制御端子が”１”である
場合には入力電圧をそのまま出力（スルー）し、”０”
になった場合には直前の入力電圧を保持し、該保持電圧
を出力するサンプルホールド回路からなる。

【００２４】動作タイミングは後述するが、ホールド回
路１（３５）の制御端子（VFOSEL）はＶＦＯ期間におい
て”１”となり、増幅器３３に入力されたＶＦＯ周波数
に相当する電圧がホールド回路１（３５）に保持され
る。そして、その他の期間においては、ＶＣＯ周波数に
相当する入力電圧とホールドされているＶＦＯ電圧との
差電圧が増幅器３３から出力される。

【００２５】周波数誤差ホールド回路１０に相当するホ
ールド回路２（３４）は、ホールド回路１（３５）と同
じサンプルホールド回路からなり、パルス発生回路２２
からの制御信号AFCSELに基づき、周波数制御期間におい
ては増幅器３３の出力電圧をそのまま出力し、位相制御
期間においては直前の周波数制御期間における増幅器３
３の出力電圧を保持し、出力する。

【００２６】以下、図４に基づき動作を説明する。セク
ターマーク検出回路２０は入力信号のセクターマークＳ
Ｍを検出すると、セクターマーク検出信号を出力する。
そして、制御パルス発生回路２２はセクターマーク検出
パルスに基づき、図４Ｂ、Ｃに示すような制御信号VFOS
ELおよびAFCSELを発生する。制御信号AFCSELは、図４Ｂ
に示すように、データ領域の最後に存在するバッファ領
域の先頭において”１”となり、次のセクタのアドレス
領域のＶＦＯ期間の直前で”０”となる。この制御信号
AFCSELが”１”の期間が周波数制御期間となり、また”
０”の期間が通常の位相制御期間となる。

【００２７】制御信号VFOSELはアドレス領域内の最初の
ＶＦＯ期間において”１”となる信号である。制御信号
VFOSELが”１”になると、セレクタ３０がＰＬＬ入力信
号であるＶＦＯ信号をｆ／Ｖ変換回路３１に出力する。
ＶＦＯ周波数に対応するｆ／Ｖ変換回路３１の出力信号
はローパスフィルタＬＰＦ２（３２）を通過し、増幅器
３３に入力される。このときホールド回路１（３５）の
制御端子（VFOSEL）は”１”であるので、ホールド回路
１（３５）はスルー（導通）状態であり、増幅器３３は
単なるバッファ増幅器として動作する。従って、入力電
圧がそのまま出力される。

【００２８】ＶＦＯ期間の終了後は制御信号VFOSELが”
０”となるので、セレクタ３０からはＶＣＯ出力信号が
出力され、ローパスフィルタＬＰＦ２（３２）の出力に
はＶＣＯ周波数に対応する電圧が出力される。また、ホ
ールド回路１（３５）にはＶＦＯ周波数に対応する電圧
が保持され、出力されている。従って、増幅器３３はホ
ールド回路１（３５）に保持されたＶＦＯ電圧を基準と
して、ＶＣＯ電圧とＶＦＯ電圧の誤差電圧を出力するク
ランプ回路として動作する。

【００２９】ホールド回路２（３４）の制御信号AFCSEL
は、位相同期したクロック信号が必要なくなるデータ読
み出し後のバッファ期間において”１”となり、ホール
ド回路２（３４）はスルー状態となる。従って、増幅器
３３から出力される誤差電圧が、混合アンプ２８を経由
してＶＣＯ２９に入力されることによって、周波数制御
ループが形成され、ＶＣＯ周波数がＶＦＯ周波数に接近
し、周波数ロックする。このとき、位相制御ループはス
イッチ２７によって切り離されている。

【００３０】以上のように、周波数制御ループにおいて
は、１つのｆ／Ｖ変換回路３１を時分割使用してＶＦＯ
信号およびＶＣＯ出力信号の周波数を電圧に変換し、誤
差を演算ているので、ｆ／Ｖ変換回路３１やＶＣＯ２９
の直線性、感度、ばらつき、温度特性はＰＬＬの特性に
は影響しない。従って、例えばＶＣＯ２９として、安定
度は良くないが、周波数可変幅の大きなＣＲ発振回路を
採用可能であり、キャプチャーレンジの広いＰＬＬ回路
を実現することができる。そして、本発明のＰＬＬ回路
を例えば光ディスク再生装置に採用することによりＮ倍
速再生が可能となり、また光ピックアップ移動の際のシ
ークタイムを短縮することができる。また、光ディスク
の駆動方式の一種であるＣＬＶ（コンスタントラインベ
ロシティ）方式で記録されたディスクをＣＡＶで再生す
ることも可能となる。

【００３１】本発明のＰＬＬ回路においては、ＡＦＣ期
間の終了時において、制御信号AFCSELが”０”になると
きに、ホールド回路２（３４）の入力電圧が保持され、
周波数制御ループは切断される。しかし、その後の位相
制御期間においては、ＶＣＯ２９はホールド回路２（３
４）の保持電圧と位相制御ループの制御信号であるスイ
ッチ２７の出力電圧との和によって制御される。従っ
て、位相制御開始時においてＶＣＯ２９は既に周波数ロ
ックしているので、例えばデータ領域の先頭に存在する
ＶＦＯ期間において短時間で位相ロックすることができ
る。

【００３２】図５は、他の実施例の動作タイミングを示
す説明図である。図４に示した実施例の動作タイミング
は、図５（Ａ）に示すように、各セクタの先頭におい
て、ＶＦＯ周波数に対応した電圧を保持し、該セクタの
最後のバッファ領域において対応する周波数制御を行っ
ている。しかし、周波数制御は位相ロックしたクロック
信号が必要ない期間であれば任意の期間に実行可能であ
り、例えばアドレス領域とデータ領域の間のＡＬＰＣ領
域において実行してもよい。

【００３３】図５（Ｄ）は、周波数制御をアドレス領域
とデータ領域の間のＡＬＰＣ領域において実行した実施
例である。ディスクの読み取り時においてはアドレス情
報を読み取った後、データ領域の先頭のＶＦＯによって
再度位相ロックするので、ＡＬＰＣ期間においては位相
ロックしたクロック信号が必要ない。従って、該期間
（図４ＢのAFCSELに点線で示す）を周波数制御に利用可
能となる。図５（Ｄ）の実施例においては、ＶＦＯ周波
数を検出してから周波数制御するまでの時間が図５
（Ａ）の例よりも短いので、誤差が小さくなる。

【００３４】図５（Ｅ）は、バッファ期間とＡＬＰＣ期
間の双方において周波数制御を行った例であり、１つの
期間で周波数ロックできないような場合において、図５
（Ｃ）、（Ｄ）の実施例よりも早く周波数ロックするこ
とが可能となる。

【００３５】以上、実施例を開示したが、以下に示すよ
うな変形例も挙げられる。ＶＣＯ２９として、所定の位
相からスタート／ストップ制御可能なＶＣＯを使用し、
入力信号の所定位相タイミングを検出して、該タイミン
グからＶＣＯをスタートさせることにより、ＰＬＬをよ
り早く位相ロックさせることができる。なお、本発明
は、光ディスク再生時のクロック生成に限らず、通信や
情報記再生システム等における位相同期信号の生成に適
用可能である。

【００３６】

【発明の効果】以上述べたように、本発明においては、
ＰＬＬ回路において、通常の位相制御ループに加えて周
波数制御ループを設け、位相ロックしたクロック信号が
必要ないＡＬＰＣ期間、バッファ期間等において、ＶＣ
Ｏを周波数制御するようにしたので、周波数制御期間に
おいては、ＶＣＯの発振周波数が入力信号と大きく離れ
ていても、ＶＣＯが入力信号周波数にロックすることが
できる。そして、周波数制御期間以外の期間である位相
制御期間においては、直前の周波数制御期間の最後のＶ
ＣＯ制御電圧が保持されており、該制御電圧に加算され
るかたちで位相制御が行われるので、広い周波数範囲に
おいてＶＣＯを短時間で入力信号に位相ロックさせるこ
とができるという効果がある。

【図面の簡単な説明】

【図１】本発明を適用したＰＬＬ回路の構成を示すブロ
ック図である。

【図２】本発明のＰＬＬ回路の詳細な構成を示すブロッ
ク図である。

【図３】入力信号のフォーマットを示す説明図である。

【図４】詳細な入力信号のフォーマット、制御信号を示
す説明図である。

【図５】他の実施例の動作タイミングを示す説明図であ
る。

【符号の説明】

１…データコンパレータ、２…位相比較器、３…誤差信
号スイッチ、４…混合アンプ、５…ＶＣＯ、７…VFO/VC
Oセレクタ、８…周波数復調器、９…ＶＦＯクランプア
ンプ、１０…周波数誤差ホールド回路、１１…セクタマ
ーク検出器、１２…パルス発生器

Claims (3)

【特許請求の範囲】
1. 【請求項１】 シリアルデータの１単位の区切りを表す
   識別データから成る第１の区間と、所定パターンの信号
   を形成するデータから成る第２の区間と、伝送される情
   報データから成る第３の区間と、前記第１の区間、第２
   の区間および第３の区間以外の時間位置に存在する第４
   の区間とで構成されたシリアルデータが複数単位連続す
   る入力シリアルデータ信号を受け、位相同期した信号を
   生成する位相同期回路において、 位相誤差信号および周波数誤差信号に応じて発振周波数
   が制御された信号を発生する可変周波数発振手段と、 前記シリアルデータと前記可変周波数発振手段からの出
   力信号との位相を比較する位相比較手段を有し、前記位
   相比較手段の出力を前記位相誤差信号として前記可変周
   波数発振手段に供給して、前記可変周波数発振手段の出
   力信号が前記シリアルデータに位相同期するように制御
   する位相制御手段と、 前記第２の区間のデータと前記可変周波数発振手段から
   の出力信号との周波数差を検出する周波数差検出手段を
   有し、前記周波数差検出手段の出力を前記周波数誤差信
   号として前記可変周波数発振手段に供給して、前記可変
   周波数発振手段の出力信号が前記第２の区間のデータに
   周波数同期するように制御する周波数制御手段と、 前記第１の区間の識別データに基づき、前記第２の区間
   において前記第２の区間のデータの周波数を検出し、前
   記第１の区間あるいは前記第４の区間の少なくとも一方
   である周波数制御区間において前記周波数誤差信号を形
   成して、前記可変周波数発振手段の出力信号が前記第２
   の区間のデータに周波数同期するように前記周波数制御
   手段を制御し、該周波数制御をしない期間である位相制
   御区間において、前記可変周波数発振手段の出力信号が
   前シリアルデータに位相同期するように前記位相制御手
   段を制御する制御手段とを備えたことを特徴とする位相
   同期回路。
2. 【請求項２】 前記周波数制御手段は、 前記第２の区間においては前記周波数誤差信号として周
   波数誤差電圧を出力し、前記位相制御区間においては直
   前に前記周波数差検出手段から出力される周波数誤差電
   圧を保持する誤差電圧出力手段と、 前記周波数制御区間においては、前記位相比較手段の出
   力信号を切り離す切り離し手段と、 該切り離し手段の出力と、前記誤差電圧出力手段の出力
   とを加算して前記可変周波数発振手段に発振周波数制御
   信号を出力する加算手段とを含み、 前記制御手段は、前記シリアルデータ信号内のバッファ
   期間およびレーザーのパワーレベルを制御するための期
   間の内の少なくとも一方において周波数制御手段が稼働
   するように前記誤差電圧出力手段および切り離し手段を
   制御することを特徴とする請求項１に記載の位相同期回
   路。
3. 【請求項３】 前記誤差電圧出力手段は、 入力信号の周波数に対応した電圧を出力する周波数電圧
   変換手段と、 入力シリアルデータ信号と可変周波数発振手段の出力信
   号とを切り替えて前記周波数電圧変換手段に接続する切
   り替え接続手段と、 入力シリアルデータ信号の周波数に対応する周波数電圧
   変換手段の出力電圧を保持する電圧保持手段と、 周波数電圧変換手段の出力信号と、前記電圧保持手段の
   出力信号との差である誤差電圧を出力する演算手段と、 前記周波数制御区間においては該演算手段の出力電圧を
   そのまま出力し、前記位相制御区間においては、直前の
   該演算手段の出力電圧を保持する誤差電圧保持手段とを
   含むことを特徴とする請求項２に記載の位相同期回路。