JPH10163865A - 位相同期回路 - Google Patents

Abstract

(57)【要約】 【課題】 キャプチャーレンジが広く、かつ早くロック
インするＰＬＬ回路を提供すること。 【解決手段】 ＰＬＬ回路において、位相制御ループ２
〜５に加えて周波数制御ループ５、７〜１０を設け、セ
クタ毎に位相制御と周波数制御とを交互に繰り返すよう
に制御する。また、ＰＬＬ回路を２系統設け、一方が位
相制御されている時には他方が周波数制御されるように
タイミング制御を行い、位相制御されている方のＰＬＬ
回路の出力信号を出力する。従って、周波数制御期間に
おいてはＶＣＯが急速に入力信号周波数にロックする。
そして、次の位相制御期間においては、ＶＣＯを短時間
で位相ロックさせることができる。また、２系統のＰＬ
Ｌ回路を用いることにより、連続したクロック信号を出
力することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は位相同期回路（以下
ＰＬＬ回路と記す）に関し、特にキャプチャレンジの広
い広帯域ＰＬＬ回路に関するものである。

【０００２】

【従来の技術】従来の光ディスク装置に用いられる再生
クロック信号抽出用のＰＬＬ回路の構成および機能は、
例えば、尾上監修「光ディスク技術」平成２年２月、ラ
ジオ技術社発行、２０１〜２１２ページに記載されてい
る。このＰＬＬ回路のロックレンジはループゲインによ
って決まるので、電圧制御発振回路（以下ＶＣＯと記
す）の可変範囲一杯にまで拡大できる。しかし、キャプ
チャーレンジはループフィルタとＶＣＯの自走周波数で
決まるので、一般にはＶＣＯ可変範囲の数パーセントで
ある。更にキャプチャーレンジはＶＣＯの温度特性や初
期周波数設定によって狭くなるので、ＶＣＯの高い安定
度が必要であった。

【０００３】キャプチャーレンジを拡大するための回路
上の対策としては、ロックしていない時にループゲイン
を増大させたり、ループフィルタの帯域を拡大する方法
が提案されている。しかし、これらの方法によるキャプ
チャーレンジの拡大には限界がある。また、光ディスク
の駆動方式の一種であるＣＡＶ方式で再生して得たデー
タなどデータ周波数が大きく変化するものにおいては、
周波数合成（シンセサイズ）方式のＰＬＬ構成を採用し
ていた。しかし、該方式は光ディスク上に予め記録され
ているアドレス信号を読み取ることができ、かつ必要な
クロック周波数が判明することが条件であり、光ディス
クの回転制御ＰＬＬがロックしている必要があった。

【０００４】光ディスクのスピンドル回転数を任意に変
えてもＰＬＬがロックするためには、再生ＲＦ信号だけ
でロックするＰＬＬが必要となる。このために、例えば
特開平５−３１５９５２号公報等に開示されているＰＬ
Ｌ回路においては、ＡＰＣ（位相制御）に加えてＡＦＣ
（周波数制御）を併用する方式が提案されている。

【０００５】

【発明が解決しようとする課題】前記した特開平５−３
１５９５２号公報に開示されているような従来のＰＬＬ
回路においては、周波数検出器１６０として、検出した
ＳＹＮＣ信号の間隔をＶＣＯのパルスでカウントするこ
とによって周波数誤差を検出している。従って誤差の演
算周期がＳＹＮＣ信号の周期となっている。また、位相
制御信号と周波数制御信号とが同じループフィルタを通
過しており、ロックするまでに時間がかかるという問題
点があった。本発明の目的は、前記のような従来技術の
問題点を解決し、キャプチャーレンジが広く、かつ早く
ロックするＰＬＬ回路を提供することにある。

【０００６】

【課題を解決するための手段】本発明のＰＬＬ回路は、
可変周波数発振回路を制御するために位相制御手段およ
び周波数制御手段を設け、制御手段が、入力信号のデー
タ周期毎に位相制御と周波数制御とを交互に繰り返すよ
うに制御することを特徴とする。

【０００７】本発明においては、タイミング制御手段が
入力信号のデータブロック信号期間毎に、位相制御と周
波数制御とを交互に繰り返すように制御を行い、周波数
制御ループは、周波数制御期間において、ＶＣＯの発振
周波数が入力信号と大きく離れていても、急速に入力信
号周波数に接近させ、周波数ロックするように作用す
る。

【０００８】

【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明を適用した
ＰＬＬ回路の構成を示すブロック図である。このような
ＰＬＬ回路は例えばＣＤ等の光ディスクの再生装置にお
けるクロック信号の生成に使用される。回路は大きく、
位相制御ループ、周波数制御ループ、制御部の３つの部
分に分かれる。位相制御ループは主にフィルタを含む位
相比較器２およびＶＣＯ５によって構成され、位相比較
器２とＶＣＯ５の間に、周波数制御ループとの切り替
え、加算のための誤差信号スイッチ３、混合アンプ４が
挿入されている。

【０００９】周波数制御ループは、ＶＦＯ／ＶＣＯセレ
クタ７、周波数復調器８、ＶＦＯクランプアンプ９、周
波数誤差ホールド回路１０、およびＶＣＯ５から構成さ
れており、周波数誤差ホールド回路１０から出力される
周波数誤差電圧は混合アンプ４を介してＶＣＯ５に供給
される。セクタマーク検出器１１およびパルス発生器１
２は制御部を構成しており、誤差信号スイッチ３、ＶＦ
Ｏ／ＶＣＯセレクタ１１、ＶＦＯクランプアンプ９、周
波数誤差ホールド回路１０に制御信号を供給している。

【００１０】図示しない光ピックアップによって検出さ
れた再生信号は再生アンプ、波形等化器を経由し、再生
ＲＦ信号としてデータコンパレータ（電圧比較器）１に
入力され、２値化ＲＦ信号が出力される。位相比較器２
は、入力信号である２値化ＲＦ信号とＶＣＯ５の出力信
号の位相差に対応する電圧を発生する回路であり、周知
の位相比較回路、例えば排他的論理和（ＥＸＯＲ）回
路、および周知のループフィルタを構成する例えばアク
ティブローパスフィルタ回路からなる。

【００１１】誤差信号スイッチ３は、パルス発生器１２
からの制御信号に基づき、周波数制御期間において位相
比較器２から出力される位相制御信号を切り離すための
アナログスイッチである。混合アンプ４は、誤差信号ス
イッチ３の出力電圧と、周波数誤差ホールド回路１０の
出力電圧とを加算してＶＣＯ５に出力する。周知のＶＣ
Ｏ５は入力された制御電圧に対応する周波数で発振する
発振回路である。なお、ＶＣＯの発振周波数を入力信号
周波数のｎ倍とし、ＶＣＯの出力に１／ｎの分周器を挿
入してもよい。

【００１２】ＶＦＯ／ＶＣＯセレクタ７はパルス発生器
１２からの制御信号に基づき、入力信号のアドレス区間
に含まれるＶＦＯ信号期間においてはＶＦＯ信号を選
択、出力し、その他の期間においては、ＶＣＯの出力信
号を選択、出力する。周波数復調器８は、ＶＦＯ／ＶＣ
Ｏセレクタ７の出力信号の周波数に対応する復調電圧を
発生する周波数電圧変換回路である。

【００１３】ＶＦＯクランプアンプ９は、詳細は後述す
るが、入力信号中のＶＦＯ信号周波数に相当する電圧を
保持し、該電圧に対するＶＣＯ出力信号周波数の誤差電
圧を演算して出力する。周波数誤差ホールド回路１０
は、サンプルホールド回路からなり、パルス発生器１２
からの制御信号に基づき、周波数制御期間においてはＶ
ＦＯクランプアンプ９の出力電圧をそのまま出力し、位
相制御期間においては直前の周波数制御期間における制
御電圧を保持する。図１において点線１４で囲んだＶＦ
Ｏ／ＶＣＯセレクタ７から周波数誤差ホールド回路１０
までが周波数制御ループにおける誤差電圧出力手段に相
当する。

【００１４】セクタマーク検出器１１は、例えば光ディ
スクの各セクタの先頭に存在するセクタの区切りを示す
ユニークな符号を検出し、検出パルスを発生する。パル
ス発生器１２は、セクタマーク検出パルスに基づき、１
セクタ毎に周波数制御期間と位相制御期間を交互に設定
し、該設定に基づいて、誤差信号スイッチ３、ＶＦＯ／
ＶＣＯセレクタ７、ＶＦＯクランプアンプ９、周波数誤
差ホールド回路１０に後述するような制御信号を出力す
る。セクタマーク検出器１１、パルス発生器１２はタイ
ミング制御手段に相当する。また、図１の点線１３で囲
った部分が、従来の位相制御のみのＰＬＬ回路に本発明
に関連して追加した構成である。動作については、図２
に示す、より詳細な実施例に関連して説明する。

【００１５】図２は、本発明を適用したＰＬＬ回路のよ
り詳細な構成を示すブロック図である。図１のセクター
マーク検出器１１に対応するセクターマーク検出回路２
０はセクターマーク特有のパターンを検出し、検出パル
スを出力する。Ｄ型フリップフロップ２１は、反転出力
Ｑバーが入力端子Ｄに接続されており、クロック端子Ｃ
Ｋにパルスが入力される度に、出力Ｑ（AFCSEL）が反転
する。

【００１６】制御パルス発生回路２２は遅延回路やゲー
ト回路等によって構成され、セクターマーク検出パルス
およびフリップフロップ２１の出力信号に基づき、図３
に示すような制御パルス（VFOSEL,HLD）を発生する。な
おフリップフロップ２１および制御パルス発生回路２２
によってパルス発生器１２が構成されている。

【００１７】排他的論理和ゲート２５は、入力信号であ
る２値化ＲＦ信号とＶＣＯ２９の出力信号の位相差を検
出するための位相比較器２として機能し、ＰＬＬのルー
プフィルタとして機能するローパスフィルタＬＰＦ１
（２６）は例えば演算増幅器を使用したアクティブロー
パスフィルタからなる。図１の誤差信号スイッチ３に対
応するスイッチ２７は例えばアナログスイッチ回路から
なり、AFCSEL信号が”１”であるとき、即ち周波数制御
期間においてオフとなり、位相制御ループを切り離す。

【００１８】混合アンプ２８（４）は例えば演算増幅器
を使用した加算回路からなり、スイッチ２７の出力信号
とホールド回路２（３４）の出力電圧とを加算してＶＣ
Ｏ２９に出力する。ＶＣＯあるいは必要に応じて挿入さ
れる分周器の出力はＰＬＬ回路の出力信号として、図示
しない信号判別回路においてクロックとして使用される
と共に、位相比較器である排他的論理和ゲート２５およ
びセレクタ３０に入力される。

【００１９】図１のＶＦＯ／ＶＣＯセレクタ７に対応す
るセレクタ３０はゲート回路からなり、制御信号VFOSEL
が”１”である場合に２値化ＲＦ信号を出力し、”０”
のときにはＶＣＯ出力信号を出力する。図１の周波数復
調器８に対応するｆ／Ｖ（周波数／電圧）変換回路３１
としては、任意のＦＭ検波回路を採用可能であるが、例
えば、入力パルスの立ち上がり毎に所定幅のパルスを発
生させ、ローパスフィルタに通して直流電圧を得るパル
スカウント型の周波数電圧変換回路を採用してもよい。

【００２０】図４は、ｆ／Ｖ変換回路３１の動作特性を
示す図である。パルスカウント型の周波数電圧変換回路
は高速で動作可能であり、例えば光ディスクの通常の再
生速度に相当する周波数ｆ０の５倍程度は簡単に復調可
能である。従って、図４に示すように広い帯域において
周波数に対応した出力レベルを得ることができる。

【００２１】図３に戻って、ｆ／Ｖ変換回路３１は、ロ
ーパスフィルタを内蔵しているので、該回路３１の出力
は既に直流になっているが、ＶＦＯ（ＶＣＯ）周波数成
分も僅かながら含んでいる。ローパスフィルタＬＰＦ２
（３２）はこのＶＦＯ周波数成分を除去するためのロー
パスフィルタである。

【００２２】点線３６で囲んだ増幅器３３およびホール
ド回路１（３５）は、ＶＦＯクランプアンプ９に相当す
る。増幅器３３は演算増幅器を使用したアンプである。
ホールド回路１（３５）は、出力端子が増幅器３３の反
転入力端子に接続されており、制御端子が”１”である
場合には入力電圧をそのまま出力（スルー）し、”０”
になった場合には直前の入力電圧を保持し、該保持電圧
を出力するサンプルホールド回路からなる。

【００２３】動作タイミングは後述するが、ホールド回
路１（３５）の制御端子（VFOSEL）はＶＦＯ期間におい
て”１”となり、増幅器３３に入力されたＶＦＯ周波数
に相当する電圧がホールド回路１（３５）に保持され
る。そして、その他の期間においては、ＶＣＯ周波数に
相当する入力電圧とホールドされているＶＦＯ電圧との
差電圧が増幅器３３から出力される。

【００２４】周波数誤差ホールド回路１０に相当するホ
ールド回路２（３４）は、ホールド回路１（３５）と同
じサンプルホールド回路からなり、パルス発生回路２２
からの制御信号 HLDに基づき、周波数制御期間において
は増幅器３３の出力電圧をそのまま出力し、位相制御期
間においては直前の周波数制御期間における増幅器３３
の出力電圧を保持し、出力する。

【００２５】図３は、入力信号フォーマットおよび対応
する制御信号を示すタイミング図である。入力信号は、
例えば各セクタ毎にアドレス領域とデータ領域を有し、
アドレス領域は、セクタの区切りを示すユニークな符号
であるセクターマークＳＭ、同期を取るための所定のパ
ターンの繰り返しの符号からなる同期信号ＶＦＯ、図示
しないセクタのアドレス情報等を含んでいる。

【００２６】以下、図３に基づき動作を説明する。セク
ターマーク検出回路２０は入力信号のセクターマークＳ
Ｍを検出すると、セクターマーク検出信号を出力する。
フリップフロップ２１は該パルスが入力される度に反転
し、制御信号AFCSELを出力する。この制御信号AFCSEL
が”１”の期間が周波数制御期間となり、また”０”の
期間が通常の位相制御期間となる。

【００２７】制御パルス発生回路２２は、セクターマー
ク検出パルスおよび制御信号AFCSELに基づき、図３に示
すような制御信号VFOSELおよびHLD を発生する。制御信
号VFOSELは周波数制御期間におけるＶＦＯ期間におい
て”１”となる信号であり、制御信号HLD は周波数制御
期間におけるＶＦＯ期間後（VFOSELの立ち下がり後）に
おいて”１”となる信号である。

【００２８】周波数制御期間においては、まず制御信号
VFOSELが”１”となり、セレクタ３０がＰＬＬ入力信号
であるＶＦＯ信号をｆ／Ｖ変換回路３１に出力する。Ｖ
ＦＯ周波数に対応するｆ／Ｖ変換回路３１の出力信号は
ローパスフィルタＬＰＦ２（３２）を通過し、増幅器３
３に入力される。このときホールド回路１（３５）の制
御端子（VFOSEL）は”１”であるので、ホールド回路１
（３５）はスルー（導通）状態であり、増幅器３３は単
なるバッファ増幅器として動作し、入力電圧がそのまま
出力される。

【００２９】ＶＦＯ期間の終了後は制御信号VFOSELが”
０”となるので、セレクタ３０からはＶＣＯ出力信号が
出力され、ローパスフィルタＬＰＦ２（３２）の出力に
はＶＣＯ周波数に対応する電圧が出力される。また、ホ
ールド回路１（３５）にはＶＦＯ周波数に対応する電圧
が保持され、出力される。従って、増幅器３３はホール
ド回路１（３５）に保持されたＶＦＯ電圧を基準とし
て、ＶＣＯ電圧とＶＦＯ電圧の誤差電圧を出力するクラ
ンプ回路として動作する。

【００３０】ホールド回路２（３４）の制御信号HLDは
ＶＦＯ期間後において”１”となるので、ホールド回路
２（３４）はスルー状態となる。従って、増幅器３３か
ら出力される誤差電圧が、混合アンプ２８を経由してＶ
ＣＯ２９に入力されることによって、周波数制御ループ
が形成され、ＶＣＯ周波数がＶＦＯ周波数に接近し、周
波数ロックする。このとき、位相制御ループはスイッチ
２７によって切り離されている。

【００３１】以上のように、周波数制御ループにおいて
は、１つのｆ／Ｖ変換回路３１を時分割使用してＶＦＯ
信号およびＶＣＯ出力信号の周波数を電圧に変換し、誤
差を演算ているので、ｆ／Ｖ変換回路３１やＶＣＯ２９
の直線性、感度、ばらつき、温度特性はＰＬＬの特性に
は影響しない。従って、例えばＶＣＯ２９として、安定
度は良くないが、周波数可変幅の大きなＣＲ発振回路を
採用可能であり、キャプチャーレンジの広いＰＬＬ回路
を実現することができる。そして、本発明のＰＬＬ回路
を例えばＣＤ再生装置に採用することによりＮ倍速再生
が可能となり、またシークタイムを短縮することができ
る。また、ＣＬＶで記録されたディスクをＣＡＶで再生
することも可能となる。

【００３２】本発明のＰＬＬ回路においては、ＡＦＣ期
間の終了時において、制御信号HLDが”０”になるとき
に、ホールド回路２（３４）の入力電圧が保持され、周
波数制御ループは切断される。しかし、その後の位相制
御期間においては、ＶＣＯ２９はホールド回路２（３
４）の保持電圧と位相制御ループの制御信号であるスイ
ッチ２７の出力電圧との和によって制御される。従っ
て、位相制御開始時においてＶＣＯ２９は既に周波数ロ
ックしているので、例えばデータ領域の先頭に存在する
ＶＦＯ期間において短時間で位相ロックすることができ
る。

【００３３】図５は、第２の実施例の構成を示すブロッ
ク図である。第１の実施例においては、１セクタ毎に位
相制御と周波数制御を交互に実行するので、周波数制御
期間においては位相ロックした出力信号が得られないと
いう問題点があった。第２実施例は該問題点を解決する
ものであり、２系統のＰＬＬ回路を設けて、それぞれが
交互に位相制御されるように動作させるものである。

【００３４】２系統のＰＬＬ回路ＰＬＬ１（４０）、Ｐ
ＬＬ２（４１）はそれぞれ同一構成の回路であり、図２
に示す第１実施例の機能ブロックの内のセクターマーク
検出回路２０およびフリップフロップ２１を除いたもの
と同じ構成になっている。セクターマーク検出回路２０
およびフリップフロップ２１は、第１実施例と同様の構
成になっている。そして、制御信号AFCSELとして、ＰＬ
Ｌ回路１（４０）にはフリップフロップ２１の出力Ｑが
供給され、ＰＬＬ回路２（４１）にはＱバー（Ｑの反転
出力）が供給される。従って、ＰＬＬ回路１（４０）が
位相制御期間である時にはＰＬＬ回路２（４１）は周波
数制御期間というようにそれぞれが反対位相で動作す
る。

【００３５】出力セレクタ４２は、２つのＰＬＬ回路出
力信号の内の、位相制御されているＰＬＬ回路の出力信
号、即ち制御信号AFCSELが”０”である方のＰＬＬ回路
を選択して出力する。このような構成により、各セクタ
ー毎に位相ロックしたクロック信号が得られる。

【００３６】以上、実施例を開示したが、以下に示すよ
うな変形例も挙げられる。ＶＣＯ２９として、所定の位
相からスタート／ストップ制御可能なＶＣＯを使用し、
入力信号の所定位相タイミングを検出して、該タイミン
グからＶＣＯをスタートさせることにより、ＰＬＬをよ
り早く位相ロックさせることができる。なお、本発明
は、光ディスク再生時のクロック生成に限らず、通信や
情報記再生システム等における位相同期信号の生成に適
用可能である。

【００３７】

【発明の効果】以上述べたように、本発明においては、
ＰＬＬ回路において、位相制御ループに加えて周波数制
御ループを設け、セクタ毎に位相制御と周波数制御とを
交互に繰り返し制御するようにしたので、周波数制御期
間においては、ＶＣＯの発振周波数が入力信号と大きく
離れていても、ＶＣＯが入力信号周波数にロックするこ
とができる。そして、次の位相制御期間においては、直
前の周波数制御期間の最後のＶＣＯ制御電圧が保持され
ており、該制御電圧に加算されるかたちで位相制御が行
われるので、広い周波数範囲においてＶＣＯを短時間で
入力信号に位相ロックさせることができるという効果が
ある。

【図面の簡単な説明】

【図１】本発明を適用したＰＬＬ回路の構成を示すブロ
ック図である。

【図２】本発明のＰＬＬ回路の詳細な構成を示すブロッ
ク図である。

【図３】入力信号のフォーマット、制御信号を示すタイ
ミング図である。

【図４】ｆ／Ｖ変換回路３１の動作特性を示す図であ
る。

【図５】第２の実施例の構成を示すブロック図である。

【符号の説明】

１…データコンパレータ、２…位相比較器、３…誤差信
号スイッチ、４…混合アンプ、５…ＶＣＯ、７…VFO/VC
Oセレクタ、８…周波数復調器、９…ＶＦＯクランプア
ンプ、１０…周波数誤差ホールド回路、１１…セクタマ
ーク検出器、１２…パルス発生器

Claims (4)

【特許請求の範囲】
1. 【請求項１】 シリアルデータ信号を入力し、位相同期
   した信号を生成する位相同期回路において、 可変周波数発振手段と、 前記シリアルデータと前記可変周波数発振手段からの出
   力信号との位相を比較する位相比較手段を有し、前記位
   相比較手段の出力を前記位相誤差信号として前記可変周
   波数発振手段に供給して、前記可変周波数発振手段の出
   力信号が前記シリアルデータに位相同期するように制御
   する位相制御手段と、 前記シリアルデータと前記可変周波数発振手段からの出
   力信号との周波数差を検出する周波数差検出手段を有
   し、前記周波数差検出手段の出力を前記周波数誤差信号
   として前記可変周波数発振手段に供給して、前記可変周
   波数発振手段の出力信号が前記シリアルデータに周波数
   同期するように制御する周波数制御手段と、 入力シリアルデータ信号の１周期毎に、前記周波数制御
   手段と前記位相制御手段とが交互に動作を繰り返すよう
   に制御する制御手段とを備えたことを特徴とする位相同
   期回路。
2. 【請求項２】 前記可変周波数発振手段は電圧制御発振
   回路からなり、 前記周波数制御手段は、 周波数制御期間においては周波数誤差電圧を出力し、位
   相制御期間においては直前の周波数誤差電圧を保持する
   周波数誤差電圧出力手段と、 周波数制御期間においては、前記電圧制御発振回路から
   前記位相誤差信号を切り離す切り離し手段と、 該切り離し手段の出力と、前記周波数誤差電圧出力手段
   の出力とを加算して前記電圧制御発振回路に出力する加
   算手段とを含み、 前記制御手段は、入力シリアルデータ信号の１周期毎
   に、位相制御と周波数制御とを交互に繰り返すように前
   記周波数誤差電圧出力手段および切り離し手段を制御す
   ることを特徴とする請求項１に記載の位相同期回路。
3. 【請求項３】 前記周波数誤差電圧出力手段は、 周波数電圧変換手段と、 入力信号と前記電圧制御発振回路の出力信号とを切り替
   えて前記周波数電圧変換手段に接続する切り替え接続手
   段と、 入力信号周波数に対応する前記周波数電圧変換手段の出
   力電圧を保持する電圧保持手段と、 前記周波数電圧変換手段の出力信号と、前記電圧保持手
   段の出力信号との差である誤差電圧を出力する演算手段
   と、 周波数制御期間においては該演算手段の出力電圧をその
   まま出力し、位相制御期間においては、直前の該演算手
   段の出力電圧を保持する誤差電圧保持手段とを含むこと
   を特徴とする請求項２に記載の位相同期回路。
4. 【請求項４】 位相制御手段および周波数制御手段を有
   する２系統の位相同期回路と、 ２系統の位相同期回路の内の一方が位相制御されている
   時には他方が周波数制御されるように位相同期回路の制
   御を行う制御手段と、 位相制御されている方の位相同期回路の出力信号を選択
   して出力する選択手段とを設けたことを特徴とする位相
   同期回路。