JPH10163865A - 位相同期回路 - Google Patents

位相同期回路

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JPH10163865A
JPH10163865A JP8331650A JP33165096A JPH10163865A JP H10163865 A JPH10163865 A JP H10163865A JP 8331650 A JP8331650 A JP 8331650A JP 33165096 A JP33165096 A JP 33165096A JP H10163865 A JPH10163865 A JP H10163865A
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frequency
phase
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signal
voltage
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JP8331650A
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Shinji Kaneko
真二 金子
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Abstract

(57)【要約】 【課題】 キャプチャーレンジが広く、かつ早くロック
インするPLL回路を提供すること。 【解決手段】 PLL回路において、位相制御ループ2
〜5に加えて周波数制御ループ5、7〜10を設け、セ
クタ毎に位相制御と周波数制御とを交互に繰り返すよう
に制御する。また、PLL回路を2系統設け、一方が位
相制御されている時には他方が周波数制御されるように
タイミング制御を行い、位相制御されている方のPLL
回路の出力信号を出力する。従って、周波数制御期間に
おいてはVCOが急速に入力信号周波数にロックする。
そして、次の位相制御期間においては、VCOを短時間
で位相ロックさせることができる。また、2系統のPL
L回路を用いることにより、連続したクロック信号を出
力することができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は位相同期回路(以下
PLL回路と記す)に関し、特にキャプチャレンジの広
い広帯域PLL回路に関するものである。
【0002】
【従来の技術】従来の光ディスク装置に用いられる再生
クロック信号抽出用のPLL回路の構成および機能は、
例えば、尾上監修「光ディスク技術」平成2年2月、ラ
ジオ技術社発行、201〜212ページに記載されてい
る。このPLL回路のロックレンジはループゲインによ
って決まるので、電圧制御発振回路(以下VCOと記
す)の可変範囲一杯にまで拡大できる。しかし、キャプ
チャーレンジはループフィルタとVCOの自走周波数で
決まるので、一般にはVCO可変範囲の数パーセントで
ある。更にキャプチャーレンジはVCOの温度特性や初
期周波数設定によって狭くなるので、VCOの高い安定
度が必要であった。
【0003】キャプチャーレンジを拡大するための回路
上の対策としては、ロックしていない時にループゲイン
を増大させたり、ループフィルタの帯域を拡大する方法
が提案されている。しかし、これらの方法によるキャプ
チャーレンジの拡大には限界がある。また、光ディスク
の駆動方式の一種であるCAV方式で再生して得たデー
タなどデータ周波数が大きく変化するものにおいては、
周波数合成(シンセサイズ)方式のPLL構成を採用し
ていた。しかし、該方式は光ディスク上に予め記録され
ているアドレス信号を読み取ることができ、かつ必要な
クロック周波数が判明することが条件であり、光ディス
クの回転制御PLLがロックしている必要があった。
【0004】光ディスクのスピンドル回転数を任意に変
えてもPLLがロックするためには、再生RF信号だけ
でロックするPLLが必要となる。このために、例えば
特開平5−315952号公報等に開示されているPL
L回路においては、APC(位相制御)に加えてAFC
(周波数制御)を併用する方式が提案されている。
【0005】
【発明が解決しようとする課題】前記した特開平5−3
15952号公報に開示されているような従来のPLL
回路においては、周波数検出器160として、検出した
SYNC信号の間隔をVCOのパルスでカウントするこ
とによって周波数誤差を検出している。従って誤差の演
算周期がSYNC信号の周期となっている。また、位相
制御信号と周波数制御信号とが同じループフィルタを通
過しており、ロックするまでに時間がかかるという問題
点があった。本発明の目的は、前記のような従来技術の
問題点を解決し、キャプチャーレンジが広く、かつ早く
ロックするPLL回路を提供することにある。
【0006】
【課題を解決するための手段】本発明のPLL回路は、
可変周波数発振回路を制御するために位相制御手段およ
び周波数制御手段を設け、制御手段が、入力信号のデー
タ周期毎に位相制御と周波数制御とを交互に繰り返すよ
うに制御することを特徴とする。
【0007】本発明においては、タイミング制御手段が
入力信号のデータブロック信号期間毎に、位相制御と周
波数制御とを交互に繰り返すように制御を行い、周波数
制御ループは、周波数制御期間において、VCOの発振
周波数が入力信号と大きく離れていても、急速に入力信
号周波数に接近させ、周波数ロックするように作用す
る。
【0008】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図1は、本発明を適用した
PLL回路の構成を示すブロック図である。このような
PLL回路は例えばCD等の光ディスクの再生装置にお
けるクロック信号の生成に使用される。回路は大きく、
位相制御ループ、周波数制御ループ、制御部の3つの部
分に分かれる。位相制御ループは主にフィルタを含む位
相比較器2およびVCO5によって構成され、位相比較
器2とVCO5の間に、周波数制御ループとの切り替
え、加算のための誤差信号スイッチ3、混合アンプ4が
挿入されている。
【0009】周波数制御ループは、VFO/VCOセレ
クタ7、周波数復調器8、VFOクランプアンプ9、周
波数誤差ホールド回路10、およびVCO5から構成さ
れており、周波数誤差ホールド回路10から出力される
周波数誤差電圧は混合アンプ4を介してVCO5に供給
される。セクタマーク検出器11およびパルス発生器1
2は制御部を構成しており、誤差信号スイッチ3、VF
O/VCOセレクタ11、VFOクランプアンプ9、周
波数誤差ホールド回路10に制御信号を供給している。
【0010】図示しない光ピックアップによって検出さ
れた再生信号は再生アンプ、波形等化器を経由し、再生
RF信号としてデータコンパレータ(電圧比較器)1に
入力され、2値化RF信号が出力される。位相比較器2
は、入力信号である2値化RF信号とVCO5の出力信
号の位相差に対応する電圧を発生する回路であり、周知
の位相比較回路、例えば排他的論理和(EXOR)回
路、および周知のループフィルタを構成する例えばアク
ティブローパスフィルタ回路からなる。
【0011】誤差信号スイッチ3は、パルス発生器12
からの制御信号に基づき、周波数制御期間において位相
比較器2から出力される位相制御信号を切り離すための
アナログスイッチである。混合アンプ4は、誤差信号ス
イッチ3の出力電圧と、周波数誤差ホールド回路10の
出力電圧とを加算してVCO5に出力する。周知のVC
O5は入力された制御電圧に対応する周波数で発振する
発振回路である。なお、VCOの発振周波数を入力信号
周波数のn倍とし、VCOの出力に1/nの分周器を挿
入してもよい。
【0012】VFO/VCOセレクタ7はパルス発生器
12からの制御信号に基づき、入力信号のアドレス区間
に含まれるVFO信号期間においてはVFO信号を選
択、出力し、その他の期間においては、VCOの出力信
号を選択、出力する。周波数復調器8は、VFO/VC
Oセレクタ7の出力信号の周波数に対応する復調電圧を
発生する周波数電圧変換回路である。
【0013】VFOクランプアンプ9は、詳細は後述す
るが、入力信号中のVFO信号周波数に相当する電圧を
保持し、該電圧に対するVCO出力信号周波数の誤差電
圧を演算して出力する。周波数誤差ホールド回路10
は、サンプルホールド回路からなり、パルス発生器12
からの制御信号に基づき、周波数制御期間においてはV
FOクランプアンプ9の出力電圧をそのまま出力し、位
相制御期間においては直前の周波数制御期間における制
御電圧を保持する。図1において点線14で囲んだVF
O/VCOセレクタ7から周波数誤差ホールド回路10
までが周波数制御ループにおける誤差電圧出力手段に相
当する。
【0014】セクタマーク検出器11は、例えば光ディ
スクの各セクタの先頭に存在するセクタの区切りを示す
ユニークな符号を検出し、検出パルスを発生する。パル
ス発生器12は、セクタマーク検出パルスに基づき、1
セクタ毎に周波数制御期間と位相制御期間を交互に設定
し、該設定に基づいて、誤差信号スイッチ3、VFO/
VCOセレクタ7、VFOクランプアンプ9、周波数誤
差ホールド回路10に後述するような制御信号を出力す
る。セクタマーク検出器11、パルス発生器12はタイ
ミング制御手段に相当する。また、図1の点線13で囲
った部分が、従来の位相制御のみのPLL回路に本発明
に関連して追加した構成である。動作については、図2
に示す、より詳細な実施例に関連して説明する。
【0015】図2は、本発明を適用したPLL回路のよ
り詳細な構成を示すブロック図である。図1のセクター
マーク検出器11に対応するセクターマーク検出回路2
0はセクターマーク特有のパターンを検出し、検出パル
スを出力する。D型フリップフロップ21は、反転出力
Qバーが入力端子Dに接続されており、クロック端子C
Kにパルスが入力される度に、出力Q(AFCSEL)が反転
する。
【0016】制御パルス発生回路22は遅延回路やゲー
ト回路等によって構成され、セクターマーク検出パルス
およびフリップフロップ21の出力信号に基づき、図3
に示すような制御パルス(VFOSEL,HLD)を発生する。な
おフリップフロップ21および制御パルス発生回路22
によってパルス発生器12が構成されている。
【0017】排他的論理和ゲート25は、入力信号であ
る2値化RF信号とVCO29の出力信号の位相差を検
出するための位相比較器2として機能し、PLLのルー
プフィルタとして機能するローパスフィルタLPF1
(26)は例えば演算増幅器を使用したアクティブロー
パスフィルタからなる。図1の誤差信号スイッチ3に対
応するスイッチ27は例えばアナログスイッチ回路から
なり、AFCSEL信号が”1”であるとき、即ち周波数制御
期間においてオフとなり、位相制御ループを切り離す。
【0018】混合アンプ28(4)は例えば演算増幅器
を使用した加算回路からなり、スイッチ27の出力信号
とホールド回路2(34)の出力電圧とを加算してVC
O29に出力する。VCOあるいは必要に応じて挿入さ
れる分周器の出力はPLL回路の出力信号として、図示
しない信号判別回路においてクロックとして使用される
と共に、位相比較器である排他的論理和ゲート25およ
びセレクタ30に入力される。
【0019】図1のVFO/VCOセレクタ7に対応す
るセレクタ30はゲート回路からなり、制御信号VFOSEL
が”1”である場合に2値化RF信号を出力し、”0”
のときにはVCO出力信号を出力する。図1の周波数復
調器8に対応するf/V(周波数/電圧)変換回路31
としては、任意のFM検波回路を採用可能であるが、例
えば、入力パルスの立ち上がり毎に所定幅のパルスを発
生させ、ローパスフィルタに通して直流電圧を得るパル
スカウント型の周波数電圧変換回路を採用してもよい。
【0020】図4は、f/V変換回路31の動作特性を
示す図である。パルスカウント型の周波数電圧変換回路
は高速で動作可能であり、例えば光ディスクの通常の再
生速度に相当する周波数f0の5倍程度は簡単に復調可
能である。従って、図4に示すように広い帯域において
周波数に対応した出力レベルを得ることができる。
【0021】図3に戻って、f/V変換回路31は、ロ
ーパスフィルタを内蔵しているので、該回路31の出力
は既に直流になっているが、VFO(VCO)周波数成
分も僅かながら含んでいる。ローパスフィルタLPF2
(32)はこのVFO周波数成分を除去するためのロー
パスフィルタである。
【0022】点線36で囲んだ増幅器33およびホール
ド回路1(35)は、VFOクランプアンプ9に相当す
る。増幅器33は演算増幅器を使用したアンプである。
ホールド回路1(35)は、出力端子が増幅器33の反
転入力端子に接続されており、制御端子が”1”である
場合には入力電圧をそのまま出力(スルー)し、”0”
になった場合には直前の入力電圧を保持し、該保持電圧
を出力するサンプルホールド回路からなる。
【0023】動作タイミングは後述するが、ホールド回
路1(35)の制御端子(VFOSEL)はVFO期間におい
て”1”となり、増幅器33に入力されたVFO周波数
に相当する電圧がホールド回路1(35)に保持され
る。そして、その他の期間においては、VCO周波数に
相当する入力電圧とホールドされているVFO電圧との
差電圧が増幅器33から出力される。
【0024】周波数誤差ホールド回路10に相当するホ
ールド回路2(34)は、ホールド回路1(35)と同
じサンプルホールド回路からなり、パルス発生回路22
からの制御信号 HLDに基づき、周波数制御期間において
は増幅器33の出力電圧をそのまま出力し、位相制御期
間においては直前の周波数制御期間における増幅器33
の出力電圧を保持し、出力する。
【0025】図3は、入力信号フォーマットおよび対応
する制御信号を示すタイミング図である。入力信号は、
例えば各セクタ毎にアドレス領域とデータ領域を有し、
アドレス領域は、セクタの区切りを示すユニークな符号
であるセクターマークSM、同期を取るための所定のパ
ターンの繰り返しの符号からなる同期信号VFO、図示
しないセクタのアドレス情報等を含んでいる。
【0026】以下、図3に基づき動作を説明する。セク
ターマーク検出回路20は入力信号のセクターマークS
Mを検出すると、セクターマーク検出信号を出力する。
フリップフロップ21は該パルスが入力される度に反転
し、制御信号AFCSELを出力する。この制御信号AFCSEL
が”1”の期間が周波数制御期間となり、また”0”の
期間が通常の位相制御期間となる。
【0027】制御パルス発生回路22は、セクターマー
ク検出パルスおよび制御信号AFCSELに基づき、図3に示
すような制御信号VFOSELおよびHLD を発生する。制御信
号VFOSELは周波数制御期間におけるVFO期間におい
て”1”となる信号であり、制御信号HLD は周波数制御
期間におけるVFO期間後(VFOSELの立ち下がり後)に
おいて”1”となる信号である。
【0028】周波数制御期間においては、まず制御信号
VFOSELが”1”となり、セレクタ30がPLL入力信号
であるVFO信号をf/V変換回路31に出力する。V
FO周波数に対応するf/V変換回路31の出力信号は
ローパスフィルタLPF2(32)を通過し、増幅器3
3に入力される。このときホールド回路1(35)の制
御端子(VFOSEL)は”1”であるので、ホールド回路1
(35)はスルー(導通)状態であり、増幅器33は単
なるバッファ増幅器として動作し、入力電圧がそのまま
出力される。
【0029】VFO期間の終了後は制御信号VFOSELが”
0”となるので、セレクタ30からはVCO出力信号が
出力され、ローパスフィルタLPF2(32)の出力に
はVCO周波数に対応する電圧が出力される。また、ホ
ールド回路1(35)にはVFO周波数に対応する電圧
が保持され、出力される。従って、増幅器33はホール
ド回路1(35)に保持されたVFO電圧を基準とし
て、VCO電圧とVFO電圧の誤差電圧を出力するクラ
ンプ回路として動作する。
【0030】ホールド回路2(34)の制御信号HLDは
VFO期間後において”1”となるので、ホールド回路
2(34)はスルー状態となる。従って、増幅器33か
ら出力される誤差電圧が、混合アンプ28を経由してV
CO29に入力されることによって、周波数制御ループ
が形成され、VCO周波数がVFO周波数に接近し、周
波数ロックする。このとき、位相制御ループはスイッチ
27によって切り離されている。
【0031】以上のように、周波数制御ループにおいて
は、1つのf/V変換回路31を時分割使用してVFO
信号およびVCO出力信号の周波数を電圧に変換し、誤
差を演算ているので、f/V変換回路31やVCO29
の直線性、感度、ばらつき、温度特性はPLLの特性に
は影響しない。従って、例えばVCO29として、安定
度は良くないが、周波数可変幅の大きなCR発振回路を
採用可能であり、キャプチャーレンジの広いPLL回路
を実現することができる。そして、本発明のPLL回路
を例えばCD再生装置に採用することによりN倍速再生
が可能となり、またシークタイムを短縮することができ
る。また、CLVで記録されたディスクをCAVで再生
することも可能となる。
【0032】本発明のPLL回路においては、AFC期
間の終了時において、制御信号HLDが”0”になるとき
に、ホールド回路2(34)の入力電圧が保持され、周
波数制御ループは切断される。しかし、その後の位相制
御期間においては、VCO29はホールド回路2(3
4)の保持電圧と位相制御ループの制御信号であるスイ
ッチ27の出力電圧との和によって制御される。従っ
て、位相制御開始時においてVCO29は既に周波数ロ
ックしているので、例えばデータ領域の先頭に存在する
VFO期間において短時間で位相ロックすることができ
る。
【0033】図5は、第2の実施例の構成を示すブロッ
ク図である。第1の実施例においては、1セクタ毎に位
相制御と周波数制御を交互に実行するので、周波数制御
期間においては位相ロックした出力信号が得られないと
いう問題点があった。第2実施例は該問題点を解決する
ものであり、2系統のPLL回路を設けて、それぞれが
交互に位相制御されるように動作させるものである。
【0034】2系統のPLL回路PLL1(40)、P
LL2(41)はそれぞれ同一構成の回路であり、図2
に示す第1実施例の機能ブロックの内のセクターマーク
検出回路20およびフリップフロップ21を除いたもの
と同じ構成になっている。セクターマーク検出回路20
およびフリップフロップ21は、第1実施例と同様の構
成になっている。そして、制御信号AFCSELとして、PL
L回路1(40)にはフリップフロップ21の出力Qが
供給され、PLL回路2(41)にはQバー(Qの反転
出力)が供給される。従って、PLL回路1(40)が
位相制御期間である時にはPLL回路2(41)は周波
数制御期間というようにそれぞれが反対位相で動作す
る。
【0035】出力セレクタ42は、2つのPLL回路出
力信号の内の、位相制御されているPLL回路の出力信
号、即ち制御信号AFCSELが”0”である方のPLL回路
を選択して出力する。このような構成により、各セクタ
ー毎に位相ロックしたクロック信号が得られる。
【0036】以上、実施例を開示したが、以下に示すよ
うな変形例も挙げられる。VCO29として、所定の位
相からスタート/ストップ制御可能なVCOを使用し、
入力信号の所定位相タイミングを検出して、該タイミン
グからVCOをスタートさせることにより、PLLをよ
り早く位相ロックさせることができる。なお、本発明
は、光ディスク再生時のクロック生成に限らず、通信や
情報記再生システム等における位相同期信号の生成に適
用可能である。
【0037】
【発明の効果】以上述べたように、本発明においては、
PLL回路において、位相制御ループに加えて周波数制
御ループを設け、セクタ毎に位相制御と周波数制御とを
交互に繰り返し制御するようにしたので、周波数制御期
間においては、VCOの発振周波数が入力信号と大きく
離れていても、VCOが入力信号周波数にロックするこ
とができる。そして、次の位相制御期間においては、直
前の周波数制御期間の最後のVCO制御電圧が保持され
ており、該制御電圧に加算されるかたちで位相制御が行
われるので、広い周波数範囲においてVCOを短時間で
入力信号に位相ロックさせることができるという効果が
ある。
【図面の簡単な説明】
【図1】本発明を適用したPLL回路の構成を示すブロ
ック図である。
【図2】本発明のPLL回路の詳細な構成を示すブロッ
ク図である。
【図3】入力信号のフォーマット、制御信号を示すタイ
ミング図である。
【図4】f/V変換回路31の動作特性を示す図であ
る。
【図5】第2の実施例の構成を示すブロック図である。
【符号の説明】
1…データコンパレータ、2…位相比較器、3…誤差信
号スイッチ、4…混合アンプ、5…VCO、7…VFO/VC
Oセレクタ、8…周波数復調器、9…VFOクランプア
ンプ、10…周波数誤差ホールド回路、11…セクタマ
ーク検出器、12…パルス発生器

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 シリアルデータ信号を入力し、位相同期
    した信号を生成する位相同期回路において、 可変周波数発振手段と、 前記シリアルデータと前記可変周波数発振手段からの出
    力信号との位相を比較する位相比較手段を有し、前記位
    相比較手段の出力を前記位相誤差信号として前記可変周
    波数発振手段に供給して、前記可変周波数発振手段の出
    力信号が前記シリアルデータに位相同期するように制御
    する位相制御手段と、 前記シリアルデータと前記可変周波数発振手段からの出
    力信号との周波数差を検出する周波数差検出手段を有
    し、前記周波数差検出手段の出力を前記周波数誤差信号
    として前記可変周波数発振手段に供給して、前記可変周
    波数発振手段の出力信号が前記シリアルデータに周波数
    同期するように制御する周波数制御手段と、 入力シリアルデータ信号の1周期毎に、前記周波数制御
    手段と前記位相制御手段とが交互に動作を繰り返すよう
    に制御する制御手段とを備えたことを特徴とする位相同
    期回路。
  2. 【請求項2】 前記可変周波数発振手段は電圧制御発振
    回路からなり、 前記周波数制御手段は、 周波数制御期間においては周波数誤差電圧を出力し、位
    相制御期間においては直前の周波数誤差電圧を保持する
    周波数誤差電圧出力手段と、 周波数制御期間においては、前記電圧制御発振回路から
    前記位相誤差信号を切り離す切り離し手段と、 該切り離し手段の出力と、前記周波数誤差電圧出力手段
    の出力とを加算して前記電圧制御発振回路に出力する加
    算手段とを含み、 前記制御手段は、入力シリアルデータ信号の1周期毎
    に、位相制御と周波数制御とを交互に繰り返すように前
    記周波数誤差電圧出力手段および切り離し手段を制御す
    ることを特徴とする請求項1に記載の位相同期回路。
  3. 【請求項3】 前記周波数誤差電圧出力手段は、 周波数電圧変換手段と、 入力信号と前記電圧制御発振回路の出力信号とを切り替
    えて前記周波数電圧変換手段に接続する切り替え接続手
    段と、 入力信号周波数に対応する前記周波数電圧変換手段の出
    力電圧を保持する電圧保持手段と、 前記周波数電圧変換手段の出力信号と、前記電圧保持手
    段の出力信号との差である誤差電圧を出力する演算手段
    と、 周波数制御期間においては該演算手段の出力電圧をその
    まま出力し、位相制御期間においては、直前の該演算手
    段の出力電圧を保持する誤差電圧保持手段とを含むこと
    を特徴とする請求項2に記載の位相同期回路。
  4. 【請求項4】 位相制御手段および周波数制御手段を有
    する2系統の位相同期回路と、 2系統の位相同期回路の内の一方が位相制御されている
    時には他方が周波数制御されるように位相同期回路の制
    御を行う制御手段と、 位相制御されている方の位相同期回路の出力信号を選択
    して出力する選択手段とを設けたことを特徴とする位相
    同期回路。
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