CN1961482A - 系统时钟发生电路 - Google Patents

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Abstract

一种系统时钟发生电路，包括：第一PLL电路，对摆动信号进行频率以及相位锁定；频率/相位比较器，比较来自第一PLL电路的第一输出信号和被M分频了的系统时钟信号，输出基于频率以及相位的差异的第二输出信号；PLL滤波器，对第二输出信号赋予规定的截止而输出第三输出信号；脉冲宽度调制电路，发生以第二基准时钟信号作为载波频率的脉冲波，输出由第三输出信号调制了脉冲波的脉冲宽度后的第四输出信号；低通滤波器，对第四输出信号进行平滑，并输出第五输出信号；VCO电路，将第五输出信号作为控制电压；第一分频电路，将VCO电路的输出信号进行N分频后输出系统时钟信号；以及第二分频电路，系统时钟信号进行M分频后反馈到频率/相位比较器。

Description

系统时钟发生电路
技术领域
本发明涉及系统时钟发生电路，特别涉及能以CAV(一定旋转速度)进行摆动信号的数据再现，得到的系统时钟信号中抖动少，并且，对于摆动信号的缺损也可以生成稳定的系统时钟信号的数字化的系统时钟发生电路。
背景技术
为了将写入数据记录在CD-R/RW，DVD-RAM等光盘中，对写入数据进行EFM调制，使用由激光控制器控制为写入用的激光，通过对光盘的规定的轨道进行照射从而进行数据的写入。
在这样的光盘中，通过蛇行形成凹槽(沟)，将用于旋转控制的同步信号或地址信息(绝对时间信息)作为摆动信号记录。
摆动信号是由二相编码的调制信号(BIDATA)进行了FSK调制的信号，在盘旋转为规定的线速度时，摆动频率fWBL成为22.05±1kHz(1倍速再现时)。
包含从摆动信号进行数据再现的绝对时间信息的ATIP(Absolute Time InPregroove，预刻槽中的绝对时间)信号作为BIDATA由同步信号和地址数据(绝对时间数据)、差错检测码CRC构成，通常以42位为单位。
而且，同步信号的重复频率为75Hz。为了再现作为摆动信号记录在光盘的这样的数据，需要将摆动信号的数据解调的解调电路。
作为这种系统时钟发生电路，已知专利文献1中记载的电路。
专利文献1：特开2001-143404号公报
图5是表示上述专利文献1等中介绍的与摆动信号同步的系统时钟发生电路概略结构的图。
图5所示的系统时钟发生电路被构成为PLL电路，进行动作以使从光盘检测到的摆动信号WBL对于系统时钟信号WPCLK进行锁定。它包括相位比较电路10、速度(频率)比较电路20、电荷泵电路30、40、低通滤波器(LPF)50，电压控制振荡电路(VCO)60、N(N是整数)分频电路70。
通过将由该PLL系统时钟发生电路发生的系统时钟(WPCLK)输入未图示摆动信号的FM解调电路或数字PLL(DTLL)，同步信号和ATIP信号被检测。
为了对光盘进行CAV驱动来进行数据记录而进行驱动，以使驱动光盘的主轴电机为一定旋转。
这里，将一定的旋转速度作为规定速度，即一倍速进行说明时，在光盘的轨道的内周部分，摆动频率fWBL为22.05±1kHz。
在比内周轨道靠近外周侧，摆动频率fWBL为高于22.05±1kHz的频率。这样，摆动频率fWBL的频率变化范围例如为22kHz至53kHz左右。摆动信号WBL被输入到相位比较电路10以及速度(频率)比较电路20的一个输入端子A。VCO60的输出由分频器70进行N分频后输入到另一个输入端子B。
相位比较电路10输出从输入端子A的输入脉冲的上升沿至输入端子B的输入脉冲的上升沿为止的相位差所对应的期间为高的充电(charge up)信号，经由反相缓冲放大器31传送到电荷泵电路30。
此外，相位比较电路10将从输入端子B的输入脉冲的上升沿至输入端子A的输入脉冲的上升沿为止的相位差所对应的期间为高的放电(charge down)信号传送到电荷泵电路30。
同样，速度比较电路40也制作基于速度(频率)的差的信号，将充电信号经由反相缓冲放大器41提供给p沟道晶体管43，将放电信号提供给n沟道晶体管44。电荷泵电路30包括反相缓冲放大器31、恒流源32、p沟道晶体管33、n沟道晶体管34以及恒流源35。
此外，电荷泵电路40包括反相缓冲电路41、恒流源42、p沟道晶体管43、n沟道晶体管44以及恒流源45。
基于来自相位比较器10的充电信号，恒电流I0被提供给低通滤波器50，基于放电信号，恒电流I0作为吸收电流(sink current)被从低通滤波器50吸出至电荷泵电路30。同样，根据来自速度比较电路20的充电信号，恒电流I1被提供给低通滤波器50，基于放电信号，恒电流I1作为吸收电流被吸出至电荷泵电路40。低通滤波器(LPF)50包括电阻R和电容C1、C2，通过充电电流的流入以及放电电流的流出，信号线51的电位变化，被平滑化了的电压被作为VCO60的控制电压提供。VCO60输出可追随控制电压所对应的摆动信号WBL的频率的振荡输出信号。
由此，被1/N分频了的信号被反馈提供给相位比较电路10以及速度比较电路20，从而成为PLL循环控制状态。由此，摆动信号WBL和系统时钟信号WPCLK成为锁定的状态。
发明内容
在如图5所示的系统时钟发生电路中，需要用于进行相位比较的相位比较电路10和用于进行速度(频率)比较的速度比较电路20的两个比较电路。此外，要使系统时钟WPCLK在从1倍速到56倍速为止的宽范围的范围内动作，则需要变化恒电流I0、I1，或者，电阻R的值。
为了变化这样的I0、I1、R等模拟值，需要另外搭载用于此的模拟电路，存在电路搭载面积增大的问题。此外，低通滤波器电路50中需要2个外置电容C1和C2。
这样，以往的数据解调电路所使用的系统时钟发生电路中，模拟电路搭载面积增大，在制造单芯片的集成电路的情况下，存在芯片面积增大的问题。此外，由于还使用两个外置电容，因此也存在调整复杂化的问题。
本发明为了解决上述课题而完成，其目的在于提供一种削减外置电容个数，成为简单结构的低通滤波器，同时阻止电荷泵电路的使用并缩小电路规模的摆动信号的数据解调电路。
本发明的系统时钟发生电路，以一定旋转速度(CAV)旋转光盘，基于取出的摆动信号，生成对用于对所述光盘进行CAV记录的所述摆动信号进行了锁定的系统时钟信号，其特征在于，该系统时钟发生电路包括：第一PLL电路，对所述摆动信号和第一基准时钟信号进行频率以及相位时钟同步；频率/相位比较器(FPC)，比较来自所述第一PLL电路的第一输出信号和所述系统时钟信号，输出基于频率以及相位的差异的第二输出信号；PLL滤波器，对所述第二输出信号赋予规定的截止而输出第三输出信号；脉冲宽度调制电路，发生以第二基准时钟信号作为载波频率的脉冲波，输出由所述第三输出信号调制了所述脉冲波的脉冲宽度后的第四输出信号；低通滤波器，对所述第四输出信号赋予规定的截止而进行平滑，并输出第五输出信号；VCO电路，将所述第五输出信号作为控制电压，发生具有规定的频率范围的振荡频率的第6输出信号；第一分频电路，将所述第6输出信号进行N(N是整数)分频后输出所述系统时钟信号；以及第二分频电路，所述系统时钟信号进行M(M是整数)分频后反馈到所述频率/相位比较器(FPC)。
此外，本发明在系统时钟发生电路中，其特征在于，基于从CAV记录信息的编码器输出的子同步信号(SUBsync)和从所述摆动信号得到的ATIP同步信号(ATIPsync)的相位差，变化所述第二分频电路的分频比M，将所述子同步信号和所述ATIP同步信号锁定。
此外，本发明在系统时钟发生电路中，其特征在于，设置了对所述第一PLL电路选择性地输入所述摆动信号或第三基准时钟信号的其中一个的选择电路。
此外，本发明在系统时钟发生电路中，其特征在于，所述第一PLL电路被构成为PI型的数字滤波器。
此外，本发明在系统时钟发生电路中，其特征在于，将所述第三输出信号分割后提供给所述脉冲宽度调制电路，以使所述脉冲宽度调制电路的所述载波频率的1周期内的变动最小化。
例如，本发明在系统时钟发生电路中，其特征在于，在203MHz附近选择基准时钟信号，通过将所述基准时钟信号分频，从而得到所述第一、第二以及第三基准时钟信号。
附图说明
图1是本发明的一实施方式的摆动信号的数据解调电路。
图2是表示从编码器输出的子同步信号和从摆动信号得到的ATIP同步信号相位差关系的图。
图3是表示提供给PWM电路的信号的一例图。
图4是表示VCO的变化图。
图5是表示专利文献1等中介绍的摆动信号的数据解调电路所使用的系统时钟发生电路的概略结构的图。
符号说明
101    晶体振荡器
103    分频电路
105    多路器
107    PLL电路
109            频率相位比较器(FPC)
111            脉冲宽度调制(PWM)电路
113            低通滤波器
115            VCO
117，119       分频器
121            相位差比较电路
200            PLL滤波器
201，203       乘法器
202，205       加法器
204            延迟电路
302            摆动信号WBL
304，306，308  基准信号
310            子同步信号
312            ATIP同步信号
具体实施方式
图1是表示本发明的一个实施方式的摆动信号的数据解调电路的图。
本发明中，与图5所示的以往的电路结构不同，不采用电荷泵电路，而采用脉冲宽度调制(PWM)电路111，由FPC109求相位误差，基于该相位误差信号变化PWM电路111的脉冲宽度，从而等效地发挥与电荷泵电路同等的功能。
摆动信号WBL302在CAV驱动的情况下，以一定的旋转速度旋转，在1倍速的情况下，具有22kHz～53kHz的被FSK调制了的摆动频率fWBL的摆动信号WBL被提供给多路器(multiplexer)105的一个端子。此外，在多路器105的另一个端子输入基准信号304，1倍速的情况下的CAV驱动中的摆动频率fWBL的变化的范围22kHz至53kHz的基准信号304被提供给多路器105。
在本实施方式中，晶体振荡器101在33.8688MHz振荡，将其放大6倍而振荡具有203.2128MHz(约203MHz)的频率的基准信号，33.8688MHz由分频电路103分频，用作基准信号304。另外，基准信号304和摆动信号(WBL)302可由选择信号310选择性地切换，在从光盘得到具有规定的频率的摆动信号WBL为止的期间，选择基准信号304而发生系统时钟WPCLK，在成为得到摆动信号WBL的阶段，由选择信号310切换多路器105，使其动作以选择摆动信号WBL。
来自多路器105的输出被输入PLL电路107，与从PLL电路107得到的基准信号306锁定相位以及频率。多路器105选择摆动信号，并且，在PLL电路107进行了相位锁定时，摆动信号和PLL电路107保持相位锁定状态。另外，基准信号306可以将前述的约34MHz的信号分频来提供。PLL107的输出被提供给频率相位比较器(FPC)109的一个输入。在FPC109的另一个输入输入系统时钟信号WPCLK的被1/M分频了的信号，进行频率以及相位比较，基于其差异的输出信号被提供给PLL滤波器200。
PLL滤波器200可以构成为PI型的数字滤波器。即，由具有系数K0以及K1的乘法器201、203和加法器202、205以及延迟电路204构成。
PLL滤波器200对来自FPC109的输出赋予规定的截止，通过变更乘法器201、203的系数K0、K1而能够容易地变化截止频率。
来自PLL滤波器200的输出信号被输入PWM电路111。PWM电路111发生以基准时钟信号308作为载波频率的脉冲波，通过来自PLL滤波器200的信号调制其脉冲波的脉冲宽度。另外，作为基准信号308，在本实施方式中，使用前述的具有将约203MHz进行了1/8分频的25.4MHz的频率的基准信号。
PWM电路111的输出被提供给由R、C构成的低通滤波器113。低通滤波器113对PWM电路111的输出赋予规定的截止而进行平滑，并提供对于后续的VCO115的控制电压。
本实施方式所使用的低通滤波器113选择R以及C的值以便赋予10kHz的截止。VCO115构成为控制电压变化1伏特，则输出具有约200MHz左右的频率变化的振荡频率。
来自VCO115的输出由分频器117进行N(N是整数)分频，进而由分频器119进行M(M是整数)分频，然后反馈提供给FPC109。由此FPC109对PLL107的输出信号和来自分频器119的输出信号进行频率以及相位比较，并输出基于其差异的信号。
通过这样的闭环的PLL动作，系统时钟信号WPCLK作为与摆动信号WBL锁定了频率以及相位的信号被输出。
另外，分频器117的分频比N配合光盘的旋转倍速而选择1、2、4。此外，分频器119的分频比M通常被设定为686。
图2表示从CAV记录信息的编码器输出的子同步信号SUBsync和从摆动信号WBL得到的ATIP同步信号ATIPsync，在子同步信号以1倍速旋转时输出75Hz的同步信号。
ATIP同步信号是由数据解调电路从光盘读取的信号，需要与同步信号在±2帧以内锁定前端边沿。
在本发明的电路中，由相位差比较电路121检测子同步信号310和ATIP同步信号312的相位差，基于其检测值变化分频器119的分频比M，从而使子同步信号与ATIP同步信号一致。
具体来说，通过将分频比686变化为688或684而可以实现。
这样制作的系统时钟WPCLK被用作CAV记录的信道时钟，但也可以作为线速度一定(CLV)记录的情况下的信道时钟使用。
此外，通过改变PLL滤波器200的乘法器201的系数K0，可以容易地调整CAVPLL的循环增益。同样，乘法器203的系数K1决定该PLL滤波器200的截止频率。从而，通过适当地选择系数K0，K1，可以容易地实现PLL循环的稳定化。
通过来自PLL滤波器200的输出，用于变更PWM电路111的载波频率的脉冲宽度的数据最好分割提供，以便载波频率的一周期内的变动最小化。这样，通过分割提供以使一周期内的变动最小化，从而稳定地得到振荡，而提供给VCO115的控制电压不会变动很大。
图3是表示将来自PLL滤波器的输出电压分割后提供给PWM电路111情况下的一例的图。
通过进行这样的控制，可以将系统时钟信号WPCLK的变动的标准偏差控制为1％以下。此外，得到-60dB的PWM载波衰减率。
另外，在本实施方式的情况下，使用具有约203MHz的时钟频率的基准时钟，由此发生基准信号，但为了减小PWM电路111的载波引起的VCO115的变动，需要提高提供给PWM的载波信号的频率。从而，基准信号308优选在元件的驱动频率的范围内尽可能地设定得高。
图4表示VCO60的输出波形，可知在非常短时间(150μS)程度下转移到稳定状态。
产业上的可利用性
以上，基于本发明的实施方式详细地进行了说明，但在本发明中，由于采用将相位比较电路和速度比较电路作为一个的数字FPC，因此可以同时进行频率控制和相位控制。
此外，由于数字FPC可以由两个JK触发器和门电路简单地构成，因此也具有电路结构被简化的优点。
进而，由于由数字的PI滤波器构成PLL滤波器，因此可以容易地变更截止频率。
此外，由于代替电荷泵电路使用的PWM电路可以构成为计数器，因此也具有能够简化电路的优点。
此外，通过将电路设为双重PLL结构，对于摆动信号的缺损也可以得到稳定的时钟信号。

Claims (6)

1.一种系统时钟发生电路，使光盘以一定旋转速度(CAV)旋转，基于取出的摆动信号，生成与用于对所述光盘进行CAV记录的所述摆动信号进行了锁定的系统时钟信号，其特征在于，该系统时钟发生电路包括：
第一PLL电路，对所述摆动信号和第一基准时钟信号进行频率以及相位时钟同步；
频率/相位比较器(FPC)，比较来自所述第一PLL电路的第一输出信号和所述系统时钟信号，输出基于频率以及相位的差异的第二输出信号；
PLL滤波器，对所述第二输出信号赋予规定的截止而输出第三输出信号；
脉冲宽度调制电路，发生以第二基准时钟信号作为载波频率的脉冲波，输出由所述第三输出信号调制了所述脉冲波的脉冲宽度后的第四输出信号；
低通滤波器，对所述第四输出信号赋予规定的截止而进行平滑，并输出第五输出信号；
VCO电路，将所述第五输出信号作为控制电压，发生具有规定的频率范围的振荡频率的第6输出信号；
第一分频电路，将所述第6输出信号进行N(N是整数)分频后输出所述系统时钟信号；以及
第二分频电路，将所述系统时钟信号进行M(M是整数)分频后反馈到所述频率/相位比较器(FPC)。
2.如权利要求1所述的系统时钟发生电路，其特征在于，基于从CAV记录信息的编码器输出的子同步信号(SUBsync)和从所述摆动信号得到的ATIP同步信号(ATIPsync)的相位差，变化所述第二分频电路的分频比M，将所述子同步信号和所述ATIP同步信号锁定。
3.如权利要求1所述的系统时钟发生电路，其特征在于，设置了对所述第一PLL电路选择性地输入所述摆动信号或第三基准时钟信号的其中一个的选择电路。
4.如权利要求1所述的系统时钟发生电路，其特征在于，所述第一PLL电路被构成为PI型的数字滤波器。
5.如权利要求1所述的系统时钟发生电路，其特征在于，将所述第三输出信号分割后提供给所述脉冲宽度调制电路，以使所述脉冲宽度调制电路的所述载波频率的1周期内的变动最小化。
6.如权利要求3所述的系统时钟发生电路，其特征在于，在204MHz附近选择基准时钟信号，通过将所述基准时钟信号分频而得到所述第一、第二以及第三基准时钟信号。
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