CN1540636A - Pll时钟发生器及其控制方法和光盘装置 - Google Patents
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Abstract
本发明提供一种PLL时钟发生器，接收输入信号，生成具有输入信号频率的N倍(N为大于或等于1的自然数)频率的输出信号，具备：对时钟信号进行N分频并输出的分频器(206)；检测输入信号与分频器(206)的输出信号的相位差，并输出包含表示所述相位差信息的相位差信号的相位比较器(202)；除去相位差信号的高频成分的低通滤波器(203)；发生对应低通滤波器(203)的输出频率的时钟信号，并将其输出到分频器的电压控制振荡器(204)；根据相位差信号，控制分频器输出信号相位的相位控制部(205)。由这样简单的构成，可以实现抖动小，高速引入的PLL时钟发生器。
Description
技术领域
本发明涉及一种PLL(Phase Locked Loop：锁相环)，尤其涉及适合用于从光盘的摆动而生成时钟的PLL时钟发生器以及使用它的光盘装置。
背景技术
在DVD-RAM或DVD-R/RW的记录型光盘上，用于记录数据的轨迹形成为曲线并呈螺旋形状。将该轨迹曲线称为摆动。当将光线照射到记录型光盘上时，将由摆动调制的信息轨迹(以下称摆动信息)附加到反射光上。在光盘装置上，以往是根据该摆动信息生成PLL同步的倍增时钟，并且将生成的时钟信号作为记录时钟使用，或为保持光束扫描轨迹的线速度为一定而使用。
图7表示以往的光盘装置的PLL时钟发生器500的框图。如图7所示，当向PLL时钟发生器500输入了包含摆动信息的摆动信号后，二值化电路501在设定的规定的‘0’电平的信号电平为低时，输出‘0’，为高时输出‘1’。于是得到二值化信号。
相位比较器502将二值化信号与分频器506的输出信号的相位差作为相位差信号而输出。具体地，如果分频器506的输出信号对二值化信号滞后，则输出相当于相位差的宽的上升信号，如果超前，则输出下降信号。充电泵509，当输入上升信号后，向低通滤波器503内的电容注入电流，当输入下降信号后，则进行从电容抽出注入电流的动作。
低通滤波器503，对由充电泵509进行的吸入电流或吐出电流的动作进行平滑化处理并输出控制电压。VCO504，输出对应控制电压的频率的时钟信号。分频器506对时钟信号进行分频，将分频的信号输出到相位比较器502。如果从分频器得到的信号的相位超前，VCO504使振荡频率降低，并使时钟信号的相位滞后，如果从分频器506得到的信号的相位滞后，VCO504则提高振荡频率，并使时钟信号的相位超前。
通过这些动作，PLL时钟发生器500，将摆动信号的频率倍增成由分频器506规定的分频频率，并且生成与二值化信号相位一致的摆动时钟信号。比如，当摆动信号的频率为957KHz，分频器506在进行69分频的动作时，PLL时钟发生器500，生成66MHz(957KHz×69)的摆动信号。光盘装置将这个信号作为为了控制用于生成记录时钟、各种定时的基准时钟、主轴电机的基准时钟而使用。
在PLL时钟发生器500中，低通滤波器503的特性，是根据PLL时钟发生器自身所要求的应答特性而设计的。一般，如果要更小地抑制摆动时钟信号的偏差，则必须降低低通滤波器503的截止频率。但是，如果降低低通滤波器503的截止频率，则会引起PLL的引入变缓，俘获范围(PLL可以引入的频率范围)变窄。也就是，摆动时钟信号的偏差和PLL引入所要的时间以及可以引入的频率范围存在着折衷选择的关系。
为了同时解决这些问题，专利文献1以及2提出了在光盘装置中，当进行引入动作时增高PLL回路的增益，而在平常时降低PLL回路的增益的方案。
但是，当切换PLL回路的增益时，必须有充电泵的电流切换电路，就会产生增加电路规模的问题。而且，当PLL回路的增益加大后提高了应答性，作为PLL回路的相位余量变小，容易产生定位偏移等电路不稳定因素。因此，增益也不能设定为太大的值。
专利文献1：特开平2001-126250号公报；
专利文献2：特开平10-228730号公报。
发明内容
本发明，为了解决这些以往技术的问题，其目的在于提供一种通过简单的构成，而抖动小、可以高速进行引入的PLL时钟发生器以及具备该发生器的光盘装置。
本发明的PLL时钟发生器，接收输入信号，并生成具有上述输入信号频率的N倍频率的输出信号的PLL时钟发生器，其中N为大于或等于1的自然数，具备：分频器，对时钟信号进行N分频后输出；相位比较器，检测上述输入信号与上述分频器的输出信号之间的相位差，并输出包含表示上述相位差的信息的相位差信号；低通滤波器，除去相位差信号的高频成分；电压控制振荡器，产生与低通滤波器输出对应的频率的上述时钟信号，并输出到上述分频器；和相位控制部，根据上述相位差信号控制上述分频器的输出信号的相位。
在优选实施例中，上述相位控制部，如果上述相位差小于第一值，则使上述分频器的相位超前，如果上述相位差大于第二值，则使上述分频器的相位滞后。
在优选实施例中，PLL时钟发生器构成为：由上述分频器、上述相位比较器、上述低通滤波器以及上述电压控制振荡器构成第一反馈环路，由上述分频器、上述相位控制部以及上述相位比较器构成第二反馈环路。
本发明的PLL时钟发生器，具备：分频器，对时钟信号进行N分频后输出；相位比较器，检测上述输入信号与上述分频器的输出信号之间的相位差，并输出包含表示上述相位差的信息的相位差信号；低通滤波器，除去相位差信号的高频成份；电压控制振荡器，产生与低通滤波器输出对应的频率的上述时钟信号，并输出到上述分频器；相位控制部，根据上述相位差信号控制上述分频器的输出信号的相位；和同步检测部，根据上述相位差，决定PLL的同步状态，当判断为非同步状态时，发出指令使上述相位控制部动作。
在优选实施例中，上述同步检测部，在规定的期间对从上述相位比较器得到的相位差的绝对值进行乘法运算，当其乘积的值大于或等于规定值时，发出指令使上述相位控制部动作。
在优选实施例中，上述分频器、上述相位比较器、上述低通滤波器以及上述电压控制振荡器构成第一反馈环路，上述分频器、上述相位控制部以及上述相位比较器构成第二反馈环路。
在优选实施例中，PLL时钟发生器还具备二值化部，其接收模拟信号，通过与规定的信号电平进行比较，输出二值化的信号；上述输入信号是二值化后的信号。
本发明的光盘装置，对轨迹具有摆动的光盘进行记录以及/或者再生，其特征在于，具备：光头，将光聚光到上述轨迹上，并检测反射光；摆动信号生成部，根据上述光头的信号生成摆动信号；和将上述摆动信号作为模拟信号接收的上述PLL时钟发生器。
在优选实施例中，上述光盘的摆动，由地址信息进行调制。
本发明的光盘装置用光盘控制器，包含上述任一项的PLL时钟发生器。
本发明的PLL时钟发生器的控制方法，对接收具有规定频率的输入信号，并生成具有上述输入信号频率的N倍频率的输出信号的PLL时钟发生器进行控制，其中N为大于或等于1的自然数，在根据输入信号和对输出信号进行分频后的信号之间的相位差控制上述输出信号的频率的环路中，当相位差大于或等于规定值时，改变上述分频后的信号的相位。
在优选实施例中，当相位差大于或等于规定值时，通过改变上述分频后的信号的相位，进行反馈控制，以使上述相位差变小。
根据本发明，由于根据相位差信号控制分频器的输出信号的相位，不用改变充电泵或低通滤波器的特性，可以改变由分频器、相位比较器、低通滤波器以及电压控制振荡器组成的环路的应答性。因此，可以防止PLL时钟发生器的电路规模变大。
而且，由相位控制部对从分频器得到的输出信号的相位控制，不依赖充电泵或低通滤波器的特性，而且还可以在环路的引入范围外进行。因此，通过设计低通滤波器的特性，可以在由分频器、相位比较器、低通滤波器以及电压控制振荡器组成的环路上降低时钟信号的抖动，从而可以做到扩大捕获范围和降低偏差。
而且，通过并用由分频器、相位比较器、低通滤波器以及电压控制振荡器组成的环路进行的反馈控制和由相位控制部对从分频器得到的输出信号进行的相位控制，可以实现高速引入。
附图说明
图1是表示本发明的光盘装置的实施例1的框图。
图2是表示图1所示的光盘装置的PLL部的构成框图。
图3是表示图2所示的PLL部的各部的内部信号图。
图4是说明本发明的PLL部的引入动作的示意图。
图5是表示本发明的PLL部的实施例2的构成框图。
图6是表示图5所示的PLL部的各部内部信号图。
图7是表示以往的PLL电路构成的框图。
图中：101-光盘，102-光头，103-主轴电机，104-伺服控制部，105-摆动信号生成部，106-带通滤波器，107、107’-PLL部，108-时序生成部，109-记录信号生成部，110-激光驱动部，111-电机控制部，112-PLL控制器，201-二值化部，202、202’-相位比较器，103、103’-低通滤波器，204-VCO，205、205′-相位控制部，206、206′-分频器，207、207′-同步检测部，208-D/A比较器。
具体实施方式
(实施例1)
图1是表示本发明的光盘装置的实施例1的框图。光盘装置100具备：光头102、主轴电机103、伺服控制部104、摆动信号生成部105、电机控制部111。
主轴电机103，包含用于装载光盘101的旋转台，并根据电机控制部111的控制，旋转驱动光盘101。
伺服控制部104进行光头102的聚焦控制以及追踪控制，使得从光头102射出的光以规定的聚光状态追随设置于光盘101上的轨迹。
光头102，包含分割成与轨迹垂直的方向(径向方向)的光接收元件(图中未示出)，由光接收元件查出从轨迹得到的反射光。摆动信号生成部105对由光接收元件得到的信号进行减法处理，生成摆动信号。在该摆动信号中，包含作为主载波的摆动频率。
光盘装置还具备：带通滤波器106、PLL部117、PLL控制器112、时序生成部108和记录信号生成部109。带通滤波器106从摆动信号生成部105输出的信号中，仅抽出摆动信号并输出到PLL部107。
PLL控制器112从伺服控制部104取得表示伺服控制状态的信息。从光头102射出的光追随光盘的轨迹，并输出摆动信号后，PLL控制器就向PLL部107发出指令以便开始PLL动作。PLL部107对摆动信号的频率，生成倍增的时钟，比如倍增69倍的摆动时钟，并输出到时序生成部108。这样生成的摆动信号是对应盘的线速度的时钟，相当于光盘101的物理长度。
时序生成部108从图中未示出的控制器等接受记录的指令后，向记录信号生成部109输出摆动时钟信号。记录信号生成部109将摆动时钟作为基准时钟而生成记录数据，并输出到激光驱动部110。
激光驱动部110驱动包含于光头102的激光(图中未示出)，并将用户数据记录到轨迹中。此时，电机控制部111控制主轴电机103的旋转速度，使得在时序生成部108中，通过对摆动时钟进行分频而生成的电机控制信号成为固定的周期。于是，对激光光盘的线速度也成为固定的。
PLL部107，在根据对摆动信号和摆动时钟信号进行分频的信号的相位差而控制摆动时钟信号的频率的回路中，当相位差高于规定的值时，直接变化分频的信号的相位。于是，实现高速引入。以下，对PLL部107的构造以及动作进行详细说明。
图2是表示PLL部107的构成框图。PLL部107具备：二值化部201、相位比较器202、充电泵209、低通滤波器203、电压控制振荡器(VCO)204、分频器206。在图2中由(S0)、(S1)所示的箭头表示在这些框之间接收或发送的信号，在图3中表示各个信号的波形。
当向PLL部107输入摆动信号(S0)后，二值化部201，当摆动信号的电平比设定的规定的‘0’电平低时，输出‘0’，当更高时输出‘1’。由此得到二值化信号(S1)。相位比较器201对二值化信号(S0)的边缘时间与分频器206的输出信号(S11)的边缘时间(S1)进行比较，输出对应两个信号的相位差的相位差信号。具体地，如果分频器206的输出信号(S11)的边缘时间滞后于二值化信号(S1)的边缘时间，则输出与相位差相当的时间宽的上升信号(S8b)，如果分频器206的输出信号(S11)的边缘时间超前于二值化信号(S1)的边缘时间，则输出与相位差相当的时间宽的下降信号(S8a)。
充电泵209，在输入下降信号(S8a)后，则从低通滤波器203的电容吸入电流，当输入上升信号(S8b)后，则进行向电容吐出电流的动作。
低通滤波器203通过充电泵509的电流吸入或者吐出动作来平滑电压的变化，输出被平滑化了的控制电压(S4)。VCO504输出对应控制电压(S4)的频率的摆动时钟信号(S5)。
分频器206对摆动时钟信号进行分频，向相位比较器202输出分频的信号(S11)。比如，分频器206对时钟信号进行69分频时，每当对摆动信号(S5)的脉冲计数69次，就输出约半个周期宽的信号。分频器206的输出被输入到相位比较器202，并与二值化信号进行比较。于是构成进行反馈控制的环路L1。该环路L1被应用于：从PLL部107输出的摆动时钟信号的相位与摆动信号或者二值化信号的相位为实质上同步(Lock)的稳定状态，以及这些相位差小，可以进行稳定地引入的准稳定状态。
另一方面，当摆动时钟信号与摆动信号或者二值化信号的相位差很大时，为了实现高速引入，在环路L1的基础上，或者取代L1而使用L2，为此，PLL部107，具备：同步检测部207、时间宽度检测部210和相位控制部205。同步检测部207检测在一定期间的相位比较器202输出的上升信号(S8b)或者下降信号(S8a)的脉冲宽，如果信号的脉冲宽的合计在规定值以上，则判定从分频器输出的摆动时钟信号与二值化信号不同步(非同步状态)，如果小于规定值，则判定为稳定状态或者包含准稳定状态的‘同步状态’。在PLL部107的同步状态中，如果，作为输入信号的摆动信号的抖动为零，则不输出上升信号(S8b)或者下降信号(S8a)，上升信号或者下降信号的宽也为零。
当PLL部107为完全非同步状态时，摆动时钟信号与二值化信号的相位差可以以基本相等的概率取得从零到一个周期间的值，因此，规定期间的上升信号或下降信号的宽的合计约成为规定期间一半的时间。而且，如前所述，当PLL部107处于完全同步的状态，并且抖动为零的情况，上升信号或者下降信号的宽的合计也为零。所以，优选，当上升信号(S8b)或者下降信号(S8a)的脉冲宽的合计，为非同步状态和同步状态的中间值(非同步状态的上升信号或者下降信号的宽的合计的一半)，即当小于规定期间的四分之一时，同步检测部判定为同步状态，而当脉冲宽的合计大于四分之一时，判断为非同步状态。同步检测部207判断是否为非同步状态，当判断为非同步状态时，指示相位控制部205进行动作。
时间宽度检测部210检测出上升信号(S8b)以及下降信号(S8a)的脉冲宽，并输出正相位差信号(S9a)以及负相位差信号(S9b)。正相位差信号(S9a)以及负相位差信号(S9b)分别具有对应上升信号(S8b)以及下降信号(S9a)的脉冲宽的振幅。比如，上升信号(S8b)以及下降信号(S8a)的脉冲宽如果分别是15个时钟以及3个时钟，则正相位差信号(S9a)以及负相位差信号(S9b)分别具有相当于15以及3的振幅。
当相位控制部205根据同步检测部207的指令而处于动作状态时，如果从时间宽度检测部210接收的正相位差信号(S9a)或者负相位差信号(S9b)的振幅大于或等于规定值，则输出相位超前信号(S6)或者相位滞后信号(S7)。在本实施例中，如果正相位差信号(S9a)大于或等于规定值，则相位超前信号(S6)通过将分频器206的计数超前一个脉冲使得从分频器206输出的信号的相位超前一个时钟脉冲。而且，如果负相位信号(S9b)大于规定的值，则相位滞后信号(S7)通过将分频器206的计数滞后一个脉冲使得从分频器206输出的信号的相位滞后一个时钟脉冲。对应正相位差信号(S9a)以及负相位差信号(S9b)的振幅大小，超前分频器206的计数的脉冲个数，或者也可以变化滞后的脉冲个数，并变化从分频器206输出的信号的相位调节的程度。而且，调节的脉冲个数也可以不是整数。
相位比较器202对调节相位的分频器206的输出信号(S11)和二值化信号(S1)进行比较，输出作为下降信号(S8a)或者上升信号(S8b)的相位差信号。同步检测部207根据相位差信号的规定期间的脉冲宽的合计，判定PLL是否为非同步状态，当为非同步状态时，如上所述，发出指示使相位控制部205动作。于是，构成进行反馈控制的环路L2。
如果并行进行环路L1的控制与环路L2的控制，比只进行环路L1的控制，可以以更快的时间使PLL部107进入稳定状态。即，可以实现高速引入。而且，摆动信号处于环路L1的捕捉范围外，即使存在不能够由从相位比较器202输出的相位差信号控制从电压控制振荡器204输出的摆动时钟信号的情况，通过采用环路L2直接控制对摆动时钟信号进行分频的信号的相位，虚拟地实现PLL控制。因此，可以扩大PLL部107的捕捉范围。
图4表示输入到PLL部107的相位比较器202中的二值化信号(S1)与分频器206的输出信号(S11)的相位差的时间变化(实线C2)以及以往的PLL时钟发生器500的二值化信号与分频器506的输出信号的相位差(绝对值)的时间变化(虚线C1)的示意图。
在以往的PLL时钟发生器上，由于只有一个环路L1进行PLL动作，因此，由环路L1可以引入的最大相位差为Δφ1，对电压控制振荡器504输出的初始信号进行分频的信号与二值化信号的相位差如果大于Δφ1，则不能生成与二值化信号同步的摆动时钟信号。如果输入了具有Δφ1以下的相位差的二值化信号，则由环路L1的反馈控制，相位差依次变小，在时刻t3，对从电压控制振荡器504输出的初始信号进行分频的信号与二值化信号的相位差成为零，实现同步。
对此，在本实施例的PLL部107上，即使对从电压控制振荡器204输出的初始信号进行分频的信号与二值化信号(S1)的相位差为大于Δφ1的Δφ0，也可以引入。如图所示，当输入Δφ0的二值化信号时，由于相位差是比环路L1的捕获范围大的相位差，因此，在环路L1上，不能进行由反馈的引入动作，由电压控制振荡器204输出的初始信号的频率不变化。
此时，由于从比较器202输出的相位差信号具有大的脉冲宽，因此，同步检测部207判断PLL部107处于非同步状态，并向相位控制部205发出指示使之动作。于是开始环路L2的控制。具体地，相位控制部205根据从时间宽度检测部210接收的正相位差信号或负相位差信号通过超前或者滞后对分频器206的计数，来变化输出信号(S11)的相位。由这个相位变化，来减小从相位比较器202输出的相位差信号的脉冲宽。通过采用环路L2而控制反复信号(S11)的相位，使电压控制振荡器204输出的信号与二值化信号(S1)的相位差越变越小。而当相位差小于Δφ1后，由于进入环路L1的捕获范围，因此，开始环路L1的引入。由此，摆动时钟信号接受环路L1以及环路L2的控制，而相位差急剧变小。
当从相位比较器202输出的相位差信号的规定期间的脉冲宽的合计，小于环路L1的最大相位差Δφ1的值的一半的时刻t1时，则同步检测部207判断PLL部107处于同步状态，并停止对相位控制部205的动作指令。由此，PLL部107，只通过环路L1的控制，进行使摆动时钟信号与二值化信号同步的控制。经过环路L1的控制的准稳定状态，在时刻t2，摆动时钟信号的相位与二值化信号同步。由此，PLL部107成为稳定状态，并输出稳定频率的摆动时钟信号。在准稳定状态以及稳定状态，通过停止环路L2的控制，可以提高稳定状态的稳定性。
这样，根据本实施例，当相位比较器的两个信号的相位差很大时，取代由以往的PLL时钟发生器构成的环路L1而进行环路L2的控制。在环路L2的控制中，由于直接调节从分频器输出的信号的相位，因此没有必要切换充电泵或低通滤波器的特性。因此，可以防止PLL部的电路大规模化。
而且，在环路L1的控制中，捕获范围的扩大与降低摆动时钟信号的偏差存在折衷选择关系，很难同时改善这些特性。根据本发明，通过环路L2可以扩大捕获范围，而通过涉及低通滤波器的特性可以减低在环路L1上的摆动时钟信号的偏差，因此可以同时改善这些特性。通过并用环路L1和环路L2可以高速进行引入。因此，可以降低环路L1的增益，在环路上保持相位的余量，提高环路的稳定性。
(实施例2)
图5是表示本发明的PLL时钟发生器的实施例2的框图。PLL时钟发生器107′与实施例1相同，适合于使用作为光盘装置100的PLL部107。图6表示PLL部107′的各部的信号。PLL部107′与的实施例1一样，由环路L1以及环路L2进行反馈控制，由摆动信号生成摆动时钟信号，但是与实施例1不同的点在于：采用数字信号进行环路L1的信号处理的一部分以及环路L2的信号处理。
如图所示，PLL部107′具备：二值化部201、相位比较器202′、低通滤波器203′、D/A转换器208、电压控制振荡器(VCO)204、分频器206′。与实施例1相同，在图6中由(S0)、(S1)等表示的箭头，表示在这些块之间的接收或发送的信号，图6表示各自的信号波形。
与实施例1相同，向PLL部107′输入摆动信号(S0)后，二值化部201，当摆动信号的电平比设定的规定‘0’电平低时，输出‘0’，当高时输出‘1’。由此得到二值化信号(S1)。
另一方面，分频器206′接收摆动时钟信号(S5)并进行分频，并输出包含多值的数字相位信息的信号(S2)。比如，当分频器206′进行69分频时，对摆动时钟信号的脉冲进行计数，并输出从-34开始到+34为止的多值数字值作为计数的值。
相位比较器202′，将二值化信号(S1)的边缘时间的分频器206′的输出信号(S2)的值作为相位差信号(S3)进行输出。相位差信号(S3)由低通滤波器203′进行平滑化，并成为频率控制信号(S4)。D/A转换器208将频率控制信号(S4)转换成模拟信号后，输出到电压控制振荡器204。电压控制振荡器204将对应接收的电压的频率的信号作为摆动时钟信号(S5)进行输出。摆动时钟信号(S5)被输出到分频器206′，并对其脉冲进行计数。
这样，在PLL部107′的环路L1中，将从分频器206′输出的信号(S2)、相位差信号(S3)以及通过低通滤波器203′的信号(S4)作为数字信号进行处理。
为了构成环路L2，PLL部107′具备同步检测部207′和相位控制部205′。同步检测部207′对从一定期间的相位比较器202′输出的相位差信号(S3)的绝对值进行乘法运算，乘算的值如果大于或等于规定值，则判定从分频器输出的摆动时钟信号是与二值化信号不同步的‘非同步状态’，如果在规定值以下，则判定为稳定状态或者包含准稳定状态的‘同步状态’。在PLL部107′同步的状态中，作为输入信号的摆动信号的偏差如果为零，则由于二值化信号(S1)的上升边的边缘时间与从分频器206′输出的信号(S2)成为零的时刻一致，因此，相位差信号(S3)也成为零。
按照实施例1说明的理由，优选同步检测部207，在规定的时间对相位差信号(S3)的绝对值进行乘法运算后的值比处于完全非同步状态的乘法运算值的一半还小的情况下，则判断PLL部107′为同步状态，当大于这个值时，则判断PLL部107′为非同步状态。当为非同步状态时，同步检测部207′发出指示使相位控制部205′动作。
相位控制部205′，如果相位差信号(S3)的绝对值大于或等于规定的值，则输出对应相位差信号的极性的相位超前信号(S6)或者相位滞后信号(S7)。比如，在本实施例中，当绝对值大于或等于10时，则输出相位超前信号(S6)或者相位滞后信号(S7)，并对分频器206′的计数超前一个脉冲或滞后一个脉冲。如图6所示，如果分频器206′接收了相位超前信号(S6)，由于超前一个计数脉冲，输出信号(S2)的相位超前一个时钟脉冲。如果分频器206′接收了相位滞后信号(S7)，则由于滞后一个脉冲的计数，输出信号(S2)的相位滞后一个时钟脉冲。对应相位差信号(S3)的绝对值并超前分频器206′的计数，或者也可以变化滞后的脉冲的数，使从分频器206′输出的信号的相位调节的程度发生变化。
相位比较器202′对调节相位的分频器206′的输出信号(S2)与二值化信号(S1)进行比较，并输出相位差信号(S3)。同步检测部207′根据相位差信号的规定期间的绝对值的积分值，判定PLL是否为非同步状态，当为非同步状态时，如上所述，发出指示使得相位控制部205′动作。于是构成进行反馈控制的环路L2。
与实施例1一样，PLL部107′在并行进行环路L2的控制与环路L1的控制时，比只进行环路L1的控制可以以更快的时间将PLL部107置成稳定状态。即，可以实现高速引入。而且，摆动信号处于环路L1的捕获范围外，即使不能由从相位比较器202′输出的相位差信号控制从电压控制振荡器204输出的摆动时钟信号时，通过采用环路L2直接控制将摆动时钟信号进行分频的信号的相位而实现对PLL的虚拟控制。因此，可以扩大PLL部107′的捕获范围。而且，可以降低环路L1的增益，而提高环路的稳定型。
如上所述，本发明的PLL时钟发生器可以适用于光盘装置。特别，比如通过附加地址信息，得到由于轨迹的摆动周期为不连续的光盘而可以稳定地生成摆动时钟信号的光盘装置。
另外，在上述实施例中，实现各功能的块，可以由一般周知的电子电路的硬件构成。采用硬件，来实现可以进行高速处理的PLL时钟发生器。但是，也可以将上述各块的一部分通过软件来实现。
而且，在上述实施例中，将模拟的摆动时钟信号二值化的二值化部设置到PLL时钟发生器上，但是也可以将二值化部设置到PLL时钟发生器的外部，并将二值化信号输入到PLL时钟发生器中。
而且，上述实施例的功能块，没有必要构成到一个集成电路上，但是，也可以将多个功能块作为一个集成电路而集成在一起。比如，在图1中，可以将伺服控制部104、PLL控制器112、带通滤波器106、PLL部107、时序生成部108以及记录信号生成部109作为光盘控制器(ODC)集成在一个芯片上。
本发明的PLL时钟发生器以光盘装置为首，可以适合于各种各样的装置。
Claims (12)
1.一种PLL时钟发生器，接收输入信号，并生成具有所述输入信号频率的N倍频率的输出信号的PLL时钟发生器，其中N为大于或等于1的自然数，其特征在于，具备：
分频器，对时钟信号进行N分频后输出；
相位比较器，检测所述输入信号与所述分频器的输出信号之间的相位差，并输出包含表示所述相位差的信息的相位差信号；
低通滤波器，对所述相位差信号平滑化；
电压控制振荡器，产生与低通滤波器输出对应的频率的所述时钟信号，并输出到所述分频器；和
相位控制部，根据所述相位差信号控制所述分频器的输出信号的相位。
2.如权利要求1所述的PLL时钟发生器，其特征在于，所述相位控制部，如果所述相位差小于第一值，则使所述分频器的相位超前，如果所述相位差大于第二值，则使所述分频器的相位滞后。
3.如权利要求2所述的PLL时钟发生器，其特征在于，由所述分频器、所述相位比较器、所述低通滤波器以及所述电压控制振荡器构成第一反馈环路，由所述分频器、所述相位控制部以及所述相位比较器构成第二反馈环路。
4.一种PLL时钟发生器，接收输入信号，并生成具有所述输入信号频率的N倍频率的输出信号的PLL时钟发生器，其中N为大于或等于1的自然数，其特征在于，具备：
分频器，对时钟信号进行N分频后输出；
相位比较器，检测所述输入信号与所述分频器的输出信号之间的相位差，并输出包含表示所述相位差的信息的相位差信号；
低通滤波器，对所述相位差信号平滑化；
电压控制振荡器，产生与低通滤波器输出对应的频率的所述时钟信号，并输出到所述分频器；
相位控制部，根据所述相位差信号控制所述分频器的输出信号的相位；和
同步检测部，根据所述相位差，决定PLL的同步状态，当判断为非同步状态时，发出指令使所述相位控制部动作。
5.如权利要求4所述的PLL时钟发生器，其特征在于，所述同步检测部，在规定的期间对从所述相位比较器得到的相位差的绝对值进行乘法运算，当其乘积的值大于或等于规定值时，发出指令使所述相位控制部动作。
6.如权利要求4或5所述的PLL时钟发生器，其特征在于，所述分频器、所述相位比较器、所述低通滤波器以及所述电压控制振荡器构成第一反馈环路，所述分频器、所述相位控制部以及所述相位比较器构成第二反馈环路。
7.如权利要求1或4所述的PLL时钟发生器，其特征在于，
还具备二值化部，其接收模拟信号，通过与规定的信号电平进行比较，输出二值化的信号；
所述输入信号是二值化后的信号。
8.一种光盘装置，对轨迹具有摆动的光盘进行记录以及/或者再生，其特征在于，具备：
光头，将光聚光到所述轨迹上，并检测反射光；
摆动信号生成部，根据所述光头的信号生成摆动信号；和
将所述摆动信号作为模拟信号接收的在权利要求7中所规定的PLL时钟发生器。
9.如权利要求8所述的光盘装置，其特征在于，所述光盘的摆动，由地址信息进行调制。
10.一种光盘装置用光盘控制器，其特征在于，包含在权利要求1或4中所规定的PLL时钟发生器。
11.一种PLL时钟发生器的控制方法，对接收具有规定频率的输入信号，并生成具有所述输入信号频率的N倍频率的输出信号的PLL时钟发生器进行控制，其中N为大于或等于1的自然数，其特征在于，
在根据输入信号和对输出信号进行分频后的信号之间的相位差控制所述输出信号的频率的环路中，当所述环路为非同步状态时，改变所述分频后的信号的相位。
12.如权利要求11所述的PLL时钟发生器的控制方法，其特征在于，当所述环路为非同步状态时，通过改变所述分频后的信号的相位，进行反馈控制，以使所述相位差变小。
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