CN115378567B - 时钟同步电路、时钟同步方法及电子设备 - Google Patents

时钟同步电路、时钟同步方法及电子设备 Download PDF

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Abstract

本申请属于集成电路技术领域，公开了一种时钟同步电路、时钟同步方法及电子设备。本申请提供的时钟同步电路，包括：第一时钟生成模块，用于接收第一输入信号和锁相环时钟，生成第一控制信号并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟；第二时钟生成模块，耦接至所述第一时钟生成模块，用于接收所述锁相环时钟和所述第一时钟生成模块输出的第一控制信号，并去除所述第一控制信号的高频噪声以生成第二控制信号，所述第二控制信号用于调整所述锁相环时钟的相位，生成第二时钟。相比于传统技术方案，本申请实施例提供的时钟同步电路所占用的资源更少，并且实现第一时钟和第二时钟频率同步的实现原理更简单。

Description

时钟同步电路、时钟同步方法及电子设备
技术领域
本申请属于集成电路技术领域，涉及时钟同步电路、时钟同步方法及电子设备。
背景技术
serdes模块中(SERializer，串行器/DESerializer，解串器)，传统的时钟同步方案如图1所示，锁相环(PLL)和时钟数据恢复(CDR)为基本模块，数字锁相环(DPLL)为实现时钟同步所增加的模块，PLL(锁相环)为锁相环时钟生成模块，用于生成锁相环时钟(pll_clk)；锁相环时钟(pll_clk)和第一输入信号(rx_data)的时钟通常为异步关系，锁相环时钟(pll_clk)经过时钟数据恢复(CDR)处理后生成的第一时钟(rx_clk)和第一输入信号(rx_data)的时钟为同步关系，然而此时的锁相环时钟(pll_clk)和第一时钟(rx_clk)依然为异步关系，锁相环时钟(pll_clk)不能直接赋予第二时钟(tx_clk)，仍然需要经过时钟同步处理以实现第二时钟(tx_clk)和第一时钟(rx_clk)的同步；如图1所示的传统技术方案通过数字锁相环(DPLL)实现第二时钟(tx_clk)和第一时钟(rx_clk)的同步关系，然而，数字锁相环(DPLL)包括N分频、鉴相、滤波、调相等功能模块，且只能直接通过接收时钟数据恢复(CDR)输出的第一时钟(rx_clk)，对第一时钟(rx_clk)进行处理来得到与第一时钟(rx_clk)为同步关系的第二时钟(tx_clk)，数字锁相环(DPLL)不仅占用的资源多，其实现原理也较为复杂。
发明内容
本申请的目的在于提供一种时钟同步电路，以解决传统的时钟同步电路占用资源多，实现原理复杂的技术问题。本申请还提供一种时钟同步方法和一种电子设备。
为解决上述技术问题，本申请的技术方案如下：
本申请提供一种时钟同步电路，其特征在于，包括：
第一时钟生成模块，用于接收第一输入信号和锁相环时钟，生成第一控制信号并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟，其中，所述第一时钟和所述第一输入信号的时钟的频率同步、相位同步；
第二时钟生成模块，耦接至所述第一时钟生成模块，用于接收所述锁相环时钟和所述第一时钟生成模块输出的第一控制信号，并去除所述第一控制信号的高频噪声以生成第二控制信号，所述第二控制信号用于调整所述锁相环时钟的相位，生成第二时钟，其中，所述第一时钟和所述第二时钟的频率同步、相位同步。
进一步地，所述第一时钟生成模块包括：
相位检测器，用于确定所述第一输入信号的时钟和第一调相器输出的时钟相位差，生成相位差分信号；
第一滤波器，用于接收所述相位差分信号，根据所述相位差生成第一控制信号；
第一调相器，用于接收所述锁相环时钟并输出所述锁相环时钟至所述相位检测器；以及接收所述第一控制信号，并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟。
进一步地，所述第二时钟生成模块包括：
第二滤波器，所述第二滤波器耦接至所述第一滤波器，用于接收所述第一控制信号，并去除所述第一控制信号的高频噪声，生成第二控制信号；
第二调相器，用于接收所述锁相环时钟和所述第二控制信号，并根据所述第二控制信号调整所述锁相环时钟的相位，生成第二时钟。
进一步地，所述时钟同步电路还包括：
锁相环，分别耦接至所述第一时钟生成模块和所述第二时钟生成模块，用于生成所述锁相环时钟，并输出所述锁相环时钟至所述第一时钟生成模块和所述第二时钟生成模块。
进一步地，所述时钟同步电路还包括：
发送模块，耦接至所述第一时钟生成模块，用于生成所述第一输入信号，并输出所述第一输入信号至所述第一时钟生成模块。
基于上述时钟同步电路，本申请还提供一种时钟同步的方法，该方法包括：
根据第一输入信号的时钟和锁相环时钟的相位差生成第一控制信号；
根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟；
去除所述第一控制信号的高频噪声，输出无高频噪声的第二控制信号；
根据所述第二控制信号调整所述锁相环时钟的相位，生成第二时钟，所述第二时钟与所述第一时钟的频率同步，相位同步。
进一步地，所述根据第一输入信号的时钟和锁相环时钟的相位差生成第一控制信号的步骤，包括：
获取所述第一输入信号的时钟和所述锁相环时钟的相位差；
分别获取与所述相位差呈比例的比例值和所述相位差的积分值；
获取所述积分值和所述比例值的和的积分，将所述积分值和所述比例值的和的积分输出为第一控制信号。
本申请还提供一种电子设备，该电子设备包括如上所述的任一种时钟同步电路。
相比于现有技术，本申请的有益效果在于：
本申请提供的时钟同步电路，包括第一时钟生成模块和第二时钟生成模块，其中，第一时钟生成模块生成第一时钟；第二时钟生成模块接收第一时钟生成模块输出的第一控制信号，并根据第一控制信号生成第二控制信号，根据第二控制信号调整锁相环时钟的相位，生成与第一时钟的频率和相位均同步的第二时钟；如上述的时钟同步电路，相比于如图1所示的传统技术方案的时钟同步电路，大幅度的节省了serdes的资源，并且通过接收第一控制信号实现第一时钟和第二时钟同步的实现原理也更简单。
附图说明
为了更清楚地说明本申请实施例或现有技术中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统技术方案的时钟同步电路的模块示意图。
图2为本申请实施例提供的时钟同步电路的模块示意图。
图3为本申请实施例提供的时钟同步电路的第一时钟生成模块的结构示意图。
图4为本申请实施例提供的时钟同步电路的第二时钟生成模块的结构示意图。
图5为本申请实施例提供的时钟同步电路的时钟同步电路的结构示意图。
具体实施方式
下面结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整的描述。应当明确，所描述的实施例仅仅是本申请一部分实施例，而不是全部实施例。基于本申请中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
本申请的说明书和权利要求书中的术语“第一”、“第二”等是用于区别类似的对象，而不用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便本申请的实施例能够以除了在这里图示或描述的那些以外的顺序实施。
本申请实施例提供的时钟同步电路，如图2所示，该时钟同步电路具体包括第一时钟生成模块和第二时钟生成模块。
其中，第一时钟生成模块100用于接收第一输入信号(rx_data)和锁相环时钟(pll_clk)，生成第一控制信号(Kph)并根据所述第一控制信号(Kph)调整锁相环时钟的相位，生成第一时钟(rx_clk)，第一时钟(rx_clk)和第一输入信号(rx_data)的时钟的频率同步、相位同步。
在一些实施例中，第一时钟生成模块如图3所示，具体包括相位检测器110、第一滤波器120以及第一调相器130。
其中，相位检测器110用于确定所述第一输入信号(rx_data)的时钟和第一调相器130输出的时钟的相位差，生成相位差分信号；具体地，在初始状态下，即第一输入信号(rx_data)输入至相位检测器110还未输出的时刻，此时第一调相器130输出的时钟为锁相环时钟(pll_clk)，此外，相位差在第一时钟生成模块中以相位差分信号表示。
第一滤波器120用于接收相位差分信号，根据相位差生成第一控制信号(Kph)。
在一些实施例中，第一滤波器120具体结构可以视为二阶滤波电路，其中，第一滤波器120的一阶滤波电路用于计算相位差的积分值、与相位差呈比例的比例值、以及比例值和积分值的和，第一滤波器120的第二阶滤波电路用于计算比例值和积分值的和的积分结果，该积分结果在第一时钟生成模块中以第一控制信号(Kph)表示。
第一调相器130用于接收锁相环时钟(pll_clk)并输出锁相环时钟(pll_clk)至相位检测器110；以及接收第一控制信号(Kph)，并根据第一控制信号(Kph)调整锁相环时钟(pll_clk)的相位，生成第一时钟(rx_clk)，其中第一时钟(rx_clk)与第一输入信号(rx_data)的时钟同步，即两者的频率同步，相位同步；具体地，如图3所示，第一时钟生成模块100为一反馈电路，在初始状态下，第一时钟生成模块100所接收到的信号只包括输入至第一调相器130的锁相环时钟(pll_clk)和输入至相位检测器110的第一输入信号(rx_data)，此时第一调相器没有接收到可以对锁相环时钟(pll_clk)进行调相的第一控制信号(Kph)，即在初始状态下，源时钟(pll_clk)经第一调相器130输出至相位检测器110，相位检测模块110根据接收到的第一输入信号(rx_data)的时钟和锁相环时钟(pll_clk)得到两者的相位差，并输出至第一滤波器120，第一滤波器120输出第一控制信号(Kph)至第一调相器130，第一调相模块130根据第一控制信号(Kph)调整锁相环时钟(pll_clk)的相位，生成第一时钟(rx_clk)，此时，如图3所示的第一时钟生成模块达到稳定状态，即使第一输入信号(rx_clk)的时钟改变，第一时钟生成模块100也能快速调整输出的第一时钟(rx_clk)，使第一时钟(rx_clk)始终与第一输入信号(rx_data)的时钟同步。
第二时钟生成模块200耦接至第一时钟生成模块100，用于接收锁相环时钟(pll_clk)和第一时钟生成模块100输出的第一控制信号(Kph)，并根据第一控制信号(Kph)生成第二控制信号(Kph_tx)，第二控制信号(Kph_tx)用于调整锁相环时钟(pll_clk)的相位，生成第二时钟(tx_clk)，其中，第一时钟(rx_clk)和所述第二时钟(tx_clk)的频率同步、相位同步；具体地，第二时钟生成模块200接收第一时钟生成模块100的第一滤波器120输出的第一控制信号(Kph)，并去除第一控制信号(Kph)中的高频噪声生成第二控制信号(Kph_tx)，通过第二控制信号(Kph_tx)调整锁相环时钟(pll_clk)的相位以生成与第一时钟(rx_clk)同步的第二时钟(tx_clk)
在一些实施例中，第二时钟生成模块200如图4所示，具体包括第二滤波器220以及第二调相器230。
第二滤波器220耦接至第一时钟生成模块100的第一滤波器120的输出端，用于接收第一滤波器120输出的第一控制信号(Kph)，去除该第一控制信号(Kph)的高频噪声，生成第二控制信号(Kph_tx)，即第二控制信号(Kph_tx)为去除了高频噪声的第一控制信号(Kph)；具体地，第二滤波器220为低通滤波器，用于去除输入信号的高频噪声。
第二调相器230用于接收锁相环时钟(pll_clk)和第二控制信号(Kph_tx)，并依据接收到的第二控制信号(Kph_tx)调整锁相环时钟(pll_clk)的相位，生成第二时钟(tx_clk)。
在一些实施例中，如图2所示，本申请实施例提供的时钟同步电路还包括锁相环300，锁相环300分别耦接至第一时钟生成模块100和第二时钟生成模块200，用于生成锁相环时钟(pll_clk)，并将锁相环时钟(pll_clk)分别输出至第一时钟生成模块100和第二时钟生成模块200。
在一些实施例中，如图2所示，本申请实施例提供的时钟同步电路还包括发送模块400，发送模块400耦接至第一时钟生成模块100，用于生成第一输入信号(rx_data)，并将第一输入信号输出至第一时钟生成模块100；具体地，在serdes模块中，发送模块400即为serdes模块的接收端(rx端)。
serdes模块中，传统的时钟同步方案如图1所示，通过数字锁相环(DPLL)实现第二时钟(tx_clk)和第一时钟(rx_clk)的同步关系，然而数字锁相环(DPLL)包括N分频、鉴相、滤波、调相等功能模块，且只能直接通过接收时钟数据恢复(CDR)输出的第一时钟(rx_clk)，对第一时钟(rx_clk)进行处理来得到与第一时钟(rx_clk)为同步关系的第二时钟(tx_clk)，数字锁相环(DPLL)不仅占用的资源多，其实现方法较为复杂。
相比于上述的如图1所示的时钟同步方案，本申请实施例提供的时钟同步电路如图5所示，没有通过数字锁相环(DPLL)去实现第二时钟(tx_clk)和第一时钟(rx_clk)的同步，而是利用时钟数据恢复(CDR)输出的第一控制信号(Kph)以及新增一滤波器220和一调相器230以实现时钟同步，实现第二时钟(tx_clk)和第一时钟(rx_clk)同步的电路结构简单，且所新增的一滤波器220和一调相器230与时钟数据恢复(CDR)中的滤波器120和调相器130的结构相似，区别在于放大系数可以设置为不同系数，因此，本申请实施例提供的时钟同步电路中，第二时钟生成模块200的结构容易设置，且相比于上述的数字锁相环(DPLL)，占用的资源少。
如图5所示，本申请实施例提供的时钟同步电路，第一时钟生成模块100输出的第一控制信号(Kph)决定了第一时钟(rx_clk)的相位，因此，如果要得到和第一时钟(rx_clk)同步的第二时钟(tx_clk)，同样可以根据第一控制信号(Kph)实现，但是如果直接使用第一控制信号(Kph)，第一控制信号(Kph)会包含噪声，得到的第二时钟(tx_clk)也会包含相位抖动。为了减小抖动，本申请实施例设置滤波器220对第一控制信号(Kph)进行滤波，去除第一控制信号(Kph)的高频噪声，进而控制调相器230生成第二时钟(tx_clk)；实现了第二时钟(tx_clk)和第一时钟(rx_clk)的相位都能通过第一控制信号(Kph)控制，且在去除了第二时钟(tx_clk)抖动的基础上实现了第二时钟(tx_clk)和第一时钟(rx_clk)相位和频率双同步；相比于数字滤波器(DPLL)通过接收第一时钟(rx_clk)实现与第二时钟(tx_clk)同步的技术方案，本申请实施例提供的时钟同步电路，通过第一控制信号(Kph)控制第二时钟(tx_clk)和第一时钟(rx_clk)相位和频率双同步的技术方案其实现原理也比数字滤波器(DPLL)简单。
基于上述时钟同步电路，本申请还提供一种时钟同步的方法，具体包括：
步骤S10：获取第一输入信号(rx_data)的时钟和锁相环时钟(pll_clk)的相位差，并根据所述相位差得到第一控制信号(Kph)；具体地，步骤S10为：将第一输入信号(rx_data)和锁相环时钟(pll_clk)输入至相位检测器110以确定第一输入信号(rx_data)的时钟和所述锁相环时钟(pll_clk)的相位差，即第一时钟生成模块100接收第一输入信号(rx_data)和锁相环时钟(pll_clk)，根据相位检测器110计算两者的相位差，第一滤波器120根据该相位差输出第一控制信号(Kph)。
在一些实施例中，第一滤波器120对第一输入信号(rx_data)的时钟和锁相环时钟(pll_clk)执行如下计算：
计算第一输入信号的时钟和锁相环时钟的相位差；
分别计算出与相位差呈比例的比例值和相位差的积分值；
计算积分值和比例值的和的积分，将所述积分值和比例值的和的积分输出为第一控制信号(Kph)，即积分值和比例值的和的积分在本申请实施例中通过第一控制信号(Kph)表示。
步骤S20：去除第一控制信号(Kph)的高频噪声，得到第二控制信号(Kph_tx)；具体地，步骤S20为：将第一控制信号(Kph)输入至第二滤波器220以去除第一控制信号(Kph)的高频噪声，生成第二控制信号(Kph_tx)，即第二时钟生成模块200接收第一控制信号(Kph)，通过第二滤波器220去除第一控制信号(Kph)的高频噪声，得到第二控制信号(Kph_tx)。
S30：控制第一控制信号(Kph)调整锁相环时钟(pll_clk)的相位，得到第一时钟(rx_clk)；具体地，第一时钟生成模块100的第一调相器130接收第一控制信号(Kph)，并根据第一控制信号(Kph)调整锁相环时钟(pll_clk)的相位以生成与第一输入信号(rx_data)的时钟同步的第一时钟(rx_clk)。
步骤S40：控制所述第二控制信号(Kph_tx)调整所述锁相环时钟(pll_clk)的相位，得到第二时钟(tx_clk)；具体地，第二时钟生成模块200的第二调相器230接收第二控制信号(Kph_tx)，并根据第二控制信号(Kph_tx)调整锁相环时钟(pll_clk)的相位以生成与第一时钟(rx_clk)的时钟同步的第二时钟(tx_clk)。
基于上述时钟同步电路，本申请实施例还提供一种电子设备，该电子设备包括如上述实施例的时钟同步电路，作为选择，该电子设备包括但不限于各种可编程逻辑器件以及包含可编程逻辑器件的装置。
以上内容是结合具体的实施方式对本申请所作的进一步详细说明，不能认定本申请的具体实施只局限于这些说明。对于本申请所属技术领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干简单推演或替换，都应视为本申请的保护范围。

Claims (8)

1.一种时钟同步电路，其特征在于，包括：
第一时钟生成模块，用于接收第一输入信号和锁相环时钟，生成第一控制信号并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟，其中，所述第一时钟和所述第一输入信号的时钟的频率同步、相位同步；
第二时钟生成模块，耦接至所述第一时钟生成模块，用于接收所述锁相环时钟和所述第一时钟生成模块输出的第一控制信号，并去除所述第一控制信号的高频噪声以生成第二控制信号，所述第二控制信号用于调整所述锁相环时钟的相位，生成第二时钟，其中，所述第一时钟和所述第二时钟的频率同步、相位同步。
2.如权利要求1所述的时钟同步电路，其特征在于，所述第一时钟生成模块包括：
相位检测器，用于确定所述第一输入信号的时钟和第一调相器输出的时钟的相位差，生成相位差分信号；
第一滤波器，用于接收所述相位差分信号，根据所述相位差生成第一控制信号；
所述第一调相器，用于接收所述锁相环时钟并输出所述锁相环时钟至所述相位检测器；以及接收所述第一控制信号，并根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟。
3.如权利要求2所述的时钟同步电路，其特征在于，所述第二时钟生成模块包括：
第二滤波器，所述第二滤波器耦接至所述第一滤波器，用于接收所述第一控制信号，并去除所述第一控制信号的高频噪声，生成第二控制信号；
第二调相器，用于接收所述锁相环时钟和所述第二控制信号，并根据所述第二控制信号调整所述锁相环时钟的相位，生成第二时钟。
4.如权利要求1所述的时钟同步电路，其特征在于，所述时钟同步电路还包括：
锁相环，分别耦接至所述第一时钟生成模块和所述第二时钟生成模块，用于生成所述锁相环时钟，并输出所述锁相环时钟至所述第一时钟生成模块和所述第二时钟生成模块。
5.如权利要求1所述的时钟同步电路，其特征在于，所述时钟同步电路还包括：
发送模块，耦接至所述第一时钟生成模块，用于生成所述第一输入信号，并输出所述第一输入信号至所述第一时钟生成模块。
6.一种时钟同步的方法，其特征在于，包括：
根据第一输入信号的时钟和锁相环时钟的相位差生成第一控制信号；
根据所述第一控制信号调整所述锁相环时钟的相位，生成第一时钟；
去除所述第一控制信号的高频噪声，输出无高频噪声的第二控制信号；
根据所述第二控制信号调整所述锁相环时钟的相位，生成第二时钟，所述第二时钟与所述第一时钟的频率同步，相位同步。
7.如权利要求6所述的时钟同步的方法，其特征在于，所述根据第一输入信号的时钟和锁相环时钟的相位差生成第一控制信号的步骤，包括：
获取所述第一输入信号的时钟和所述锁相环时钟的相位差；
分别获取与所述相位差呈比例的比例值和所述相位差的积分值；
获取所述积分值和所述比例值的和的积分，将所述积分值和所述比例值的和的积分输出为第一控制信号。
8.一种电子设备，其特征在于，包括如权利要求1至5任一所述的时钟同步电路。
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