CN1728557A - 用于产生时钟信号的方法和装置 - Google Patents
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Abstract
本发明提供一种用于产生一时钟信号(Fout)的方法及装置，其中，一数字相位差信号(X)根据一参考时钟信号(Fin)及从该时钟信号(Fout)所导出的一反馈信号(Ffb)间的一相位差而形成，而且其中该数字相位差信号(X)经过数字过滤以形成一数字滤波相位差信号(U)。一数字控制振荡器(5)由与该数字滤波相位差信号(U)相关的一数字控制信号所驱动，进而产生该时钟信号(Fout)。利用这类型的装置，具十亿赫兹等级的时钟信号可以由最小模拟电路部分来产生。
Description
技术领域
本发明涉及一种借助于锁相回路(phase-locked loop(PLL))以产生一时钟信号的方法和装置。在本发明的说明书内容中，一时钟信号被认为是具一特定频率而且可以应用于例如扫描数据或一电路时钟组件的一个信号。
背景技术
通常产生具一频率时钟信号的锁相回路是用来产生一类的时钟信号，其中该频率有一参考信号的频率有关，而且特别是可为该参考信号频率频率的倍数。这里所述的参考信号可以具特高度准确性的方式来产生，例如，以一石英振荡器。
已知的一种锁相回路表示于图7中。由例如一石英振荡器所产生的一参考时钟信号Fin以及一反馈信号被输入一相位频率检测器57。这样根据参考时钟信号Fin与反馈信号Ffb间的相位与频率差驱动了一充电泵58。该充电泵58的输出信号透过一回路滤波器59，例如一低通滤波器，进行滤波，而且因而被滤波的信号则用来驱动一电压控制振荡器60，以产生一以该滤波信号为函数的时钟信号Fout。该时钟信号输Fout出后更进一步输送到一分频器50，以为了产生该反馈信号Ffb。该分频器50将时钟信号Fout的频率除以一特定因子。通过这样的方式，时钟信号Fout的频率以这个特定因子大于该参考时钟信号Fin的频率将会达到。
如同开始时所提到的，这个锁相回路所产生的时钟信号是用来控制电子电路，例如在通信技术中。由于这里所使用的电路大部分是高度集成的电路，通常比较希望尽可能地省去模拟组件，如图7中所述的锁相回路，以为了尽可能的能够整合电路，例如在CMOS技术中的所有组件。
而锁相回路的部分数字解决方案则如图8所示。
在这里，所述的参考时钟信号Fin以及反馈信号在这个例子的每个情况下可以是数字信号，并且被输入道一数字频率检测器56以及一数字相位检测器51。由该数字相位检测器51所产生而且用来表示该时钟信号Fin与该反馈信号Ffb间相位差的一数字或二进制相位差信号X被传送到一串行-并列转换器或取样器52，以为了产生一取样相位差信号Z。该取样相位差信号Z与该频率检测器56所产生的一个以该参考时钟信号Fin与该反馈信号Ffb的频率差为函数的一频率差信号Y一起传送到一数字回路滤波器53，以产生一数字修正信号U。一数字-模拟转换器54从该数字修正信号U中产生一模拟修正信号，以驱动一电压或电流控制的振荡器55产生时钟信号Fout。该时钟信号再一次传送到分频器50，其中，这个例子的分频器50可能额外包含一模拟转数字转换器以转换该模拟时钟信号Fout进入该数字反馈信号Ffb。这样类型的一个锁相回路至少可以对其数字部分加以集成。然而，所述的锁相回路中所提供的数字-模拟转换器54潜在引发该锁相回路增大的风险，因而造成该锁相回路或者该锁相回路所产生的时钟信号Fout的噪声增加。
发明内容
因此，本发明的目的在于提供一种用来产生一时钟信号的方法及装置，其中该方法或装置可以尽可能的集成于一数字环境中，而且所产生的时钟信号的噪声可以尽可能地降低。
本发明的目的可通过如权利要求1所述的方法或权利要求20所述的装置来达成。而那些附属的权利要求则定义本发明较具优势或较佳的具体实施例。
根据本发明的构想，一种用来产生时钟信号的方法被提出，其中一数字相位差信号根据该参考时钟信号与从该时钟信号中所推导出的一反馈信号间的一相位差而形成，以及其中该数字相位差信号经过数字化滤波，以形成一数字滤波相位差信号。根据本发明的构想，一数字控制的振荡器通过与该数字滤波相位差信号有关的一数字控制信号所驱动，以产生该时钟信号。在这类型的装置中，并不需要具备数字-模拟的转换器，因而降低了自动控制的任何潜在因素与因而发生的噪声。除此之外，相较于传统的方法，这样的装置只需要较少的模拟组件。
特别是，所述的数字控制振荡器可以配置成使一LC共振电路的一电容及/或电感值根据该数字控制信号而改变。特别是，变容二极管的一矩阵可以被驱动，以改变该电容值。
通过这样的方法或这类型的装置，特别是能够产生在十亿赫兹等级的时钟信号。
该反馈信号及该参考时钟信号可以是数字信号。该反馈信号可以从该时钟信号中通过分频而产生。
除此之外，一数字频率差信号可以根据该参考时钟信好与该反馈信号间的一频率差而形成。这个信号同样可能经过数字滤波，其中在这个例子中该数字控制信号更额外形成该滤波数字频率差信号的一函数，或者是另一数字控制信号可以随着该数字频率差信号而形成，以驱动该数字控制振荡器。尤其是，该另一数字控制信号在这个例子中对应该数字频率差信号。
除此之外，用以调制该时钟信号频率的装置也可能提供于这个装置中，举例来说，以调制该数字控制信号或该另一数字控制信号。这类型的调制方法，通常实施于远小于该时钟信号的频率时，而且以约0.5％的程度调制该时钟信号的频率，以用来降低电磁波的影响(EMI)。这样的方法被称为“展频时钟(spread spectrum clocking(SSC))”，而且已在美国专利US5,488,627中详细说明。
该数字相位差信号可以由一数字滤波器进行滤波，该数字滤波器具有一比例及一积分分量，其中用于比例及积分分量的权重因子可以被设定。该数字滤波相未差信号的比例分量也可以输入到该数字控制振荡器以作为一个别的控制信号，而进一步降低该自动控制的潜在因素并且快速的追踪相位的控制。
对于某些情况下，执行的某些信号至少有一部份具有较低的频率，因而需要致能一较简单的执行方式，而在这样的情况下，根据本发明的电路部分的装置用来执行根据本发明的方法也可以执行于一较低时钟频率的情况下。举例来说，该数字相位差信号的一时钟信号可以降低而且该数字控制信号以一较低频率对应执行的发生。这个频率的降低也可以额外的根据该参考时钟信号频率的一函数来执行。
用以决定该相位差及用以过滤该相位差信号的组件以及该数字控制振荡器可以通过一内部的时钟信号根据该参考时钟信号或与该时钟信号有关的一内部时钟信号来计时。在第一个替代方案中，假如该参考时钟信号减弱时，一时钟信号以维持固定的一频率来输出，而该第二情况下输出将不再持续发生。
该数字相位差信号可以是由一二进制相位检测器所产生，而只具有两个状态的信号。同样的，该数字频率差信号也可以是只具有两个状态的一个信号。
附图说明
接下来，本发明的较佳具体实施方式得通过下列所附加的图标详细说明。这些附加的图标简单说明如下：
图1表示根据本发明一第一具体实施例的一方框图；
图2表示根据本发明一第二具体实施例的一方框图；
图3表示可用于图1及图2的具体实施例的一数字控制振荡器的方框图；
图4表示根据本发明的一第三具体实施例的一详细方框图；
图5表示根据本发明的一第四具体实施例的一详细方框图；
图6表示根据本发明的一第五具体实施例的一详细方框图；
图7表示根据先前技术中的一模拟锁相回路；以及
图8表示根据先前技术中的一部份数字锁相回路。
具体实施方式
在图1中，本发明的第一实施例的方框图将逐步说明。在所说明的装置中，一参考时钟信号Fin以及一反馈信号Ffb在每一情况下将传送到一数字频率检测器1以及一数字相位检测器3。该参考时钟信号具有一目前的频率而可通过已知的方式，如石英振荡器(没有表示于图中)的方式来产生。该数字反馈信号Ffb通过一分频器6从该装置所输出的一时钟信号Fout产生。尤其是所述的反馈信号Ffb可能具有以目前的一个因子而低于该时钟信号Fout频率的一频率。假如该时钟信号Fout为一模拟信号，该分频器6额外包含模拟-数字转换组件，以产生该数字反馈信号Ffb。
该频率检测器1产生一数字频率差信号Y，该数字频率差信号Y指示该参考时钟信号Fin与该反馈信号Ffb间的频率差。该相位检测器3对应产生一数字相位差信号X，该数字相位差信号X指示该参考时钟信号Fin与该反馈信号Ffb间的相位差。
所述的频率差信号Y被输入到一调制装置2，以产生以一调制信号Fmod频率调制的频率差信号V。这适用于具有其频率的最小调制，亦即所谓的“展频时钟(spread spectrum clocking(SSC))”，的一时钟信号Fout的最终产生。这样的技术，如更详细地描述于US 5,488,627的原理，适用于降低电磁影响(EMI)。所述具有十亿赫兹频率等级(gigahertz)的时钟信号在这个例子中是经过调制的，以使得在大约30KHz的频率内，它的频率大约与其额定频率值差异0.5％。由于该调制装置2，这个额外的调制可以通过调制信号Fmod来控制，尤其是也可以用于测试的目的。然而，原则上该参考时钟信号Fin也可以经过适当的调制，其中在这个例子中如图1所示的锁相回路必须经过配置以使得这个调制可以传递下去。
所述的调制频率差信号V随后输入到一数字控制振荡器5的一第一控制输入。
所述的频率差信号X被输入到一数字回路滤波器4，例如一整数比例的滤波器(PI filter)。因而经过过滤的相位差信号U被传送到该数字控制振荡器5的一第二控制输入。该数字控制振荡器5随后产生具有一经过该调制频率差信号V以及该过滤相位差信号U所决定频率的一时钟信号Fout。通过这样，在调制状态下该时钟信号Fout具有以该分频器6的特定因子大于该参考时钟信号Fin频率的时钟信号Fout因而可以达到。
由于该过滤相位差信号U与该调制频率差信号V直接用于驱动该数字控制振荡器5，因此这里并不需要数字-模拟转换器。通过这样，在该锁相回路中潜在的不良因素以及产生较低噪声的时钟信号Fout的目的因而可以达到。因为该调制相位差信号V是直接在不同的控制输入中输入到该数字控制振荡器5，因而假如具有较大的频率差异差时，快速自动控制成正确频率等级的控制是可能的，因而造成该锁相回路得以快速调制。
在图2中，本发明的第二具体实施例的方框图图式说明于该图中。如图2中所示的锁相回路在很多部分都与图1所示的锁相回路相同，因此相等或等效的组件都已相同的图标符号来表示。因此，只有与图1的锁相回路有所差异的部分会在下面的说明书内容中加以说明，以避免内容的重复。
除了图1中已经说明的组件的附图标记以外，如图2中所示的锁相回路包含一取样器7以及一多任务器8，排列在该相位检测器3以及该数字回路滤波器4之间，如图2的图式所示。相位差信号X被输入到该取样器7，以从其中产生一取样的相位差信号X1。这尤其是相对于相位差信号X具有一较低的扫描率。通过该多任务器8的作用，能够选择是该相位差信号X还是该取样相位差信号X1可以输入到该数字回路滤波器4，以作为该相位差信号Z。假如该参考时钟信号Fin的频率非常大时，选择该取样相位差信号X1作为相位差信号Z是合理的，因为随后该数字回路滤波器4只需要操作在一较低的时钟频率下，以简化该执行。而在该参考时钟信号Fin具较低频率的情况下，相位差信号X可以用来作为该相位差信号Z。值得注意的是，假如该时钟信号Fout的频率维持常数，一较低频率的参考时钟信号形成该分频器6的一较高特定因子，而一较高频率的参考时钟信号造成该分频器6的一较低特定因子。
由于这些相对于图1锁相回路的修正，该频率差信号V可以输入到该数字回路4而该信号U则以该相位差信号Z与该频率差信号V的函数来产生。在这样的情况下，该数字控制的振荡器5只需要一控制输入。然而，反过来说，在这个例子中参考时钟信号Fin与时钟信号Fout间的大频率偏差的自动控制将稍微慢于图1的具体实施例。
值得注意的是，前面所述的两个相对于图1的修正可以单独的实施。
在图3中，图1及图2中数字控制振荡器5的一种可能的结构如呈现于该图式中。在图式中的数字振荡器中，其假设该振荡器被输入如图2中所提到的单一控制信号U，而该控制信号U举例来说具有一12比特的带宽。在所说明的实施例中，每一比特依序地由0到11的数字来计数，其中0表示最低比特值的数字而11则表示最高比特值的数字。
一组基本上包含一电感12及电容11及13的共振电路用来产生该输出时钟信号。
在所说明的实施例中，比特2到比特6及比特7到比特11将分别在个别的情况下输入到温度计编码器9，该温度计编码器对应每一情况下所输入的二进制代码产生一温度码。这个的温度码在每一情况知中随即被存储于一锁存器10中，以为了补偿在温度计编码器9的瞬时期间的差值。根据该锁存器10的输出信号，变容器11A的一矩阵11将被驱动，换句话说，这些变容器将根据该锁存器10所输出的信号来驱动或解除驱动，借此改变整个共振电路的电容值。每一包含晶体管的变容器11A的可能结构在图3中将透过放大图来加以说明，其中该变容器的输出a1，a2连接到该共振电路的对应线路a1，a2。因为原则上任何可切换的电阻值可以用于这样的情况下，因而该变容器11A的精确结构在下面的说明中将不会再进一步详细说明。
因此，整体而言，通过改变该信号U，该数字控制振荡器5的共振电路的电阻值的改变以及该输出信号Fout频率上的改变都将变得是可能的。
除此之外，初始化信号A及B可以输入到如图3中的数字控制振荡器5。在这个例子中，该初始化信号B控制另一个变容器二极管13，而该控制信号则用来设定该电感值。通过控制信号A及B，一频率范围因而可以选定，而且该数字控制振荡器操作于该频率范围中。举例来说，这样的可以完成于该参考时钟信号Fin频率的函数。
该电感12的详细结构在图式中放大说明。在所说明的实施例中，该电感12包含六个个别的电感12A及两个由晶体管所构成的开关12B，这些关开随初始化信号A的函数进行切换，借此该装置的整个电感值。
通过如图1及图2的实施例中的该类型的振荡器，其特别可以用来使该时钟信号Fout的频率达到十亿赫兹的等级，例如介于1与5GHz间。
图1及图2中的其它区块结构将结何本发明其它特征的结构，以其它具体实施例的详细方框图加以详细说明。
在图4中，另一个具体实施例的详细方框图将进一步详细说明。所述的参考时钟信号将平行输入到一取样器34及一多任务器33。该取样器34及多任务器33基本上与图2中的取样器7及多任务器8执行相同的功能，换句话说，在高频率的参考时钟信号Fin下，通过该多任务器33的适当驱动，具低扫描率的一取样信号可以用来执行于该锁相回路。这样如同对照图2所述，可以简化该区块变化的实施。
有时候在这个情况下，该频率分频器6的特定因子必须相应的适应，以获得该时钟信号Fout想要的频率。
该参考时钟信号Fin或对应的取样参考信号以及反馈信号被输入到一频率检测器1。这个频预检测器包含两个积分器，该参考时钟信号被传送到如图中所示由一加法器28及一延迟组件30所构成的一第一积分器，而该反馈信号则传送到由一加法器29及一延迟组件31所形成的一第二积分器。这里所述的第一积分器及第二积分器在这个例子中计算输入到他们的信号的上升边缘数目。
该第二积分器的输出信号在一减法器32中从第一积分器的输出信号中减去。假如该参考时钟信号具有更多的上升边缘，将会产生一正数值，而假如该反馈信号Ffb具有一较多数的上升边缘则会产生一负数值，换句话说，具有更高的频率。该减法器32的输出信号因此为该输入时钟信号Fin与该反馈信号Ffb间频率差的量测方法。同时，这个减法器的输出信号也再一乘法器16中以一权重因子SL进行加权，以形成一频率差信号Y。这个频率差信号接着传送到一延迟装置15，该延迟装置将所输入的信号延迟一个时钟，以为了形成一相位差信号V，以在随后输入到一回路滤波器4。
所述的延迟装置15需要特别与一相位差信号X同步地输入该频率差信号到该回路滤波器4，该相位差信号通过一相位检测器3所产生，而在该相位检测器中，该参考时钟信号(或该取样参考时钟信号)Fin及该反馈信号也都被输入。该相位检测器3是由一正反器或锁存器所构成，用以在该反馈信号Ffb的上升边缘上扫描该参考时钟信号Fin。该相位检测器3的一输出Q以及一反向输出Q相互连结。这样可以产生一采取为两个值+1或-1的相位差信号X，而该数值的决定则视该参考时钟信号Fin的相位或该反馈信号的相位何者领先而定。由于这两个可能的状态，这也与一二进制的相位检测器有关，而且使用这类型相位检测器的相位回路也被称作为“bang-bang锁相回路，(BBPLL)”。有关这类型的BBPLLs已描述于，例如R.Walker于2003年的IEEE Press的高性能锁相回路系统中的文献“Designing Bang-Bang PLLs for Clock and Data Recovery in Serial Data TransmissionSystems”中。
接下来，该数字回路滤波器4将详细说明如下。在该数字回路滤波器中，该相位差信号X将会输入一第三积分器，其中该积分器是由一加法器18以及一延迟组件21所形成。该积分的分量接着将在一乘法器中与一加权因子KI进行乘法运算。除使之外，该相位差信号X在一乘法器19中也以一加权因子KP进行乘法运算，以形成一比例的分量。这个比例的分量随后直接传送到数字控制振荡器5。该加权因子KP与KI可以由一控制信号D来设定，以为了使该数字回路滤波器产生一想要的操作方式。该积分分量，换句话说，即该乘法器20的输出随后传送到一修尾器46，该修尾器截去该积分分量的最低值的比特，以为了使该积分分量的比特宽度符合该频率差信号V的比特宽度。通过这样的截尾方式，在积分分量中的噪声将可进一步地降低。经过截尾的积分分量在加法器47中加入了该频率差信号V，并且随后被传送到另一个修尾器48，以再一次截去最低值的比特。修尾器28之后紧接着一延迟组件25，该延迟组件25在处理程序中代表一延迟，而且其输出的信号尾该数字控制振荡器5得一控制信号U。在图4中的数字控制振荡器5基本上对应在图3中所描述的数字控制振荡器5，不过这里则加以简化表示。尤其是只有一温度计编码器9以及一锁存器10提供于中间的存储装置，这样的结构基本上适用于简化的目的。在实际的振荡器区块27中，如图3中的变容器矩阵11、另一变容器13、电感12以及电源供应器14都适当地排列于其中。在图3中所示的初始化控制信号A及B则是由初始化电路17所产生。
该共振电路27的另一个输入则是直接由该数字回路滤波器4的比例分量所驱动。这样可以对应于，例如图3中所述的该信号U的两个最低值比特，或者是另一个变容二极管13也可以用于这样的驱动。由于这样的直接驱动，该自动控制能在一相对于一较低潜在因素时，更快速的发生，就如同该加法器47及该截尾器48以及该延迟组件25被跨接(bypassed)一样。
如同前面所述，该共振电路27随后产生该时钟信号Fout，而该时钟信号经过分频器之后回到该锁相回路的输入。
除此之外，在图4的锁相回路中，在该数字回路滤波器4中更包含调整检测44，以辨识该锁相回路是否有经过调整。这样的检测可以通过，例如检查该信号U是否维持固定。假如该锁相回路经过调整的话，该调整检测44可以，例如传送一信号到使用该时钟信号Fout的电路部分。
除此之外，在图4中，额外具有一电路区，以供应该数字回路滤波器4以及该锁存器10一内部的时钟信号。这个电路区包含一多任务器35、一取样器36以及一多任务器37。通过多任务器35，用来计时该数字回路滤波器4及该锁存器10以及随后的数字控制振荡器5的内部时钟信号应该用该参考时钟信号Fin或该反馈信号Ffb的选择将可以决定。该取样器36及该多任务器37基本上具有与该取样器34及多任务器33相同的功能，换句话说，它们基本上使该数字回路滤波器4以及该数字控制振荡器5能够操作于一较低的时钟速率。通过该电路区35、36、37所产生的时钟信号随后传送到该数字回路滤波器4得一时钟输入49，以及通过一反向器45传送到该锁存器10的时钟输入。
假如该参考时钟信号Fin用来计时该数字回路滤波器4及该锁存器10，则这样的效应会是，假如该参考时钟信号Fin变弱，该锁存器10的输出以及该数字回路滤波器4即随后的该共振电路27的输出维持固定，而一适当的时钟信号Fout因此持续被输出。而假如该参考时钟信号Fin具有短暂的变弱的情况下，位于下游的电路部分因而可以持续操作。
另一方面，假如该反馈信号Ffb是作为该数字回路滤波器4及该锁存器10的时钟信号，这并不是这个操作模式可以使用的情况，因为假如该参考时钟信号Fin变弱的话，会自动关闭该输出时钟信号Fout。
值得注意的是，在该多任务器33、35及37以及该取样器34及36部分，不同的操作模式可以通过提供这些多任务器而达到，因此该锁相回路弹性地运用于不同的应用领域中是可能的。然而，假如该锁相回路只以一固定的频率提供于一固定的应用领域上，很自然地只需要提供想要的相关路径，而该多任务器的关闭选择部分则可以省略。
在图5中，如图4中所图式说明的电路装置的进一步修饰将详细说明如下。为了避免重复，只有与图4的锁相回路有所差异的部分将进行说明。
除了这些出现在图4的锁相回路中的组件以外，如图5的锁相回路包含一调制器2，该调制器的功能同样对应图1及图2中的调制器的功能。由该频率检测器1及一调制信号Fmod所产生的频率差信号Y被传送到该调制器2。这个已经描述过的时钟信号Fout的SSC调制可通过该调制器2的方式来达到。
该调制信号Fmod传送到一延迟组件38，而该频率差信号被传送到一延迟组件39。该延迟组件38及39的输出在一加法器40中进行累加，同时，如同前面所述，累加后的信号由一延迟组件41延迟一时钟。这样会产生一调制频率差信号V，其最终会变成一调制信号U，并通过该调制信号U该数字控制振荡器5得以驱动，以便达到该时钟信号Fout想要的调制。这里，所述的延迟组件也用来表示进行处理所需要的时间。
由于相较于图4的锁相回路具有进一步的修正，该经过过滤的相位差信号X与该比例分量的积分分量都在加法器23中加入该经过调制的调制频率差信号V，因此，在这个情况下，比例的分量并未直接通过该共振电路。除此之外，由该控制信号D所控制的一多任务器42也提供于这个电路中，通过该多任务器42，可以对该调制频率差信号的权重因素进行设定。
另一个改正的地方在于，该多任务器20及该由加法器18及该延迟组件21所组成的积分器的位置互相对调，以为了证明该权重可以实施于该积分器的前段及后段。最后，这个电路中并没有修尾器46及48的出现。
由于该比例及该积分分量在该加法器23中与该频率差信号V的加法，因而该数字控制振荡器只需要单一控制输入。
最后，为了执行测试的目的，该电路提供一多任务器43，而透过该多任务器，该信号Fmod可以直接当成该数字控制振荡器5的控制信号U来传送。
这些描述的相对于图3锁相回路中的修正基本上是彼此独立，但也可以根据需要而个别执行于每一个电路中。
例如，在图6中，根据本发明的一锁相回路的第三具体实施立即是这样的情况。与图4相较，本实施例中只有延迟组件15被图5中的调制器2所取代，以及另外加入图5中的多任务器43。该锁相回路其它部分的结构则对应图4的结构。尤其是，该经过滤波的频率差信号X直接传送到该共振电路27以提供控制的功用。
在图4到图6的具体实施例中，只有一灰色部分标示的组件是模拟组件，换句话说，只有该共振电路27以及该分频器的一模拟部分是模拟组件。其它部分则完全是数字化的，该数字化部分表示在CMOS技术中较简单的实施例，并且继承了较大的弹性。换句话说，其能够产生具低噪声的十亿赫兹(gigahertz)等级的高频率。
一般来说，其它的实施方式，尤其是如图4到图6中所示的频率检测器1、该调制器2该相位检测器3、该数字回路滤波器4及该数字控制振荡器5的其它实施方式也是可能的。然而，这里所示的具体实施例仅说明可以相对少成本并且造成低噪声的锁相回路的实施方式。
Claims (32)
1.一种产生时钟信号(Fout)的方法，
其中，根据一参考时钟信号(Fin)及从该时钟信号(Fout)所导出的一反馈信号(Ffb)间的一相位差产生一数字相位差信号(X)，
其中，数字化滤波该数字相位差信号(X)，以形成一滤波数字相位差信号(U)，以及
其中，由与该滤波数字相位差信号(U)相关的一数字控制信号(U)驱动一数字控制振荡器(5)，以产生该时钟信号(Fout)。
2.如权利要求1所述的方法，其中该数字控制信号(U)为该滤波数字相位差信号。
3.如权利要求1所述的方法，其中该数字控制振荡器(5)包含具有一电感(12)以及一电容(11、13)的一共振电路(27)，而该共振电路(27)的该电感(12)及/或该电容(11、13)随着该数字控制信号(U)的一函数而改变。
4.如权利要求3所述的方法，其中该数字控制信号(U)为一二进制编码信号，而且该数字控制信号(U)被转换成一温度计编码控制信号，而且一可变电容(11a)的多任务器(11)是透过该温度计编码控制信号而驱动，以设定该数字控制振荡器(5)的电容值。
5.如权利要求1所述的方法，其中该参考时钟信号(Fin)与该反馈信号(Ffb)为数字信号。
6.如权利要求1所述的方法，其中该时钟信号(Fout)的频率是通过该数字控制信号(U)的调制而调制。
7.如权利要求6所述的方法，其中该时钟信号(Fout)的频率调制是在具有一频率远小于该时钟信号(Fout)的频率下进行，而且该调制改变该时钟信号(Fout)频率最多达1％。
8.如权利要求1所述的方法，其中该数字滤波相位差信号具有一比例分量以及一积分分量。
9.如权利要求8所述的方法，其中该数字滤波相位差信号的该比例分量作为用以驱动该数字控制振荡器(5)的另一数字控制信号。
10.如权利要求8所述的方法，其中该积分分量的一权重因子(KI)及/或该比例分量的一权重因子(KP)是可以设定的。
11.如权利要求1所述的方法，其中该数字相位差信号(X)为一可采用两个可能数值的信号。
12.如权利要求1所述的方法，其中一数字频率参考信号(Y)是根据该参考时钟信号(Fin)与该反馈信号(Ffb)间的一频率差来形成，而且该数字控制振荡器(5)经驱动而成为该数字频率差信号的一函数，以产生该时钟信号(Fout)。
13.如权利要求12所述的方法，其中该数字控制振荡器(5)由另一与该数字频率差信号(Y)有关的数字控制信号所驱动，以产生该时钟信号(Fout)。
14.如权利要求12所述的方法，其中该数字频率差信号(Y)结合该数字相位差信号(X)或结合该滤波数字相位差信号，以产生该数字控制信号(U)。
15.如权利要求6及12所述的方法，其中该调制通过该数字频率差信号(X)的调制而实施。
16.如权利要求1所述的方法，其中该参考时钟信号是经过取样，而且以该经过取样的参考时钟信号(Fin)的一函数来形成该数字相位差信号与滤波该数字相位差信号。
17.如权利要求1所述的方法，其中该数字相位差信号是经过取样，而且该取样数字相位差信号是经过滤波以产生该数字控制信号。
18.如权利要求16所述的方法，其中该取样是根据该参考时钟信号(Fin)的一频率来进行。
19.如权利要求1所述的方法，其中该时钟信号的频率大于1GHz。
20.一种产生一时钟信号(Fout)的装置，具有：
一数字相位检测器(3)，以从一参考时钟信号(Fin)以及从该时钟信号(Fout)所导出的一反馈信号(Ffb)的一函数产生一数字相位差信号(X)；
一数字滤波器(4)，其连接该数字相位检测器(3)以过滤该数字相位差信号(X)，以形成一数字滤波相位差信号(U)；以及
一数字控制振荡器(5)，其连接该数字滤波器(4)，以产生该时钟信号(Fout)，其中该时钟信号为该数字滤波相位差信号(U)的一函数。
21.如权利要求20所述的装置，其中该数字控制振荡器(5)包含具有一电感(12)及一电容(11、13)的一共振电路(27)，其中该电感及/或该电容可随着能够传送到该数字控制振荡器(5)的数字控制信号(U)的一函数而改变。
22.如权利要求21所述的装置，其中该数字控制信号(U)为一二进制编码信号，该数字控制振荡器(5)具有一温度计编码器(9)，以将该数字控制信号转换成该温度计编码控制信号，而且该数字控制振荡器(5)更具有可通过该温度计编码控制信号驱动的一可切换电容(11A)的多任务器。
23.如权利要求20所述的装置，其中该数字相位检测器(3)构造成使该数字相位差信号(X)具有两个可能的状态。
24.如权利要求23所述的装置，其中该数字相位检测器(3)包含一中间存储装置，其中，该中间存储装置经过连接以使得每一情况下，该参考时钟信号(Fin)可以传送到该中间存储装置的一数据输入或该中间存储装置的一时钟输入，而该反馈信号(Ffb)可以传送到该中间存储装置的其它数据输入及时钟输入，而该相位检测器(3)配置成使该相位差信号(X)成为该中间存储装置的一输出信号的一函数。
25.如权利要求24所述的装置，其中该中间存储装置包含一正反器或锁存器。
26.如权利要求20所述的装置，其中该装置还包含一数字频率检测器(1)，以产生一频率差信号(Y)，该频率差信号为该参考时钟信号(Fin)及该反馈信号(Ffb)间的一频率差的一函数，该装置配置成使该数字控制振荡器(5)产生该时钟信号(Fout)，该时钟信号为该频率差信号(Y)的一函数。
27.如权利要求26所述的装置，其中该频率检测器具有可输入该参考时钟信号(Fin)的一第一积分器(28，30)以及可输入该反馈信号(Ffb)的一第二积分器(29，31)，该第一积分器与该第二积分器连接以使该频率差信号(Y)成为在该第一积分器(28，30)的输出信号及该第二积分器(29，31)的输出信号间的一差值的一函数。
28.如权利要求20所述的装置，其中该装置还包含可输入一调制信号(Fmod)的一调制装置(2)，该调制装置配置成根据该调制信号(Fmod)调制控制该数字控制振荡器(5)的一信号(U，V)。
29.如权利要求20所述的装置，其中该装置包含切换装置(43)，该等切换装置配置且连接成使该数字控制信号(U)或一外部控制信号(Mmod)可以该切换装置的状态的一函数传送到该数字控制振荡器(5)。
30.如权利要求20所述的装置，其中该数字滤波器(4)及/或该数字控制振荡器(5)具有一时钟输入，以计时在该数字滤波器(4)或该数字控制振荡器(5)中的信号处理，而该装置包含一转换开关(35)，该转换开关(35)配置且连接成使由该参考时钟信号(Fin)导出的一时钟信号，或者由该反馈信号(Ffb)导出的一时钟信号随着该转换开关(35)状态的一函数而传送到该数字滤波器及/或该数字控制振荡器的时钟输入。
31.如权利要求20所述的装置，其中该装置还包含降低在该装置中待处理信号的扫描率的装置(34，36)。
32.如权利要求31所述的装置，其中该装置还包含驱动装置(33，37)以选择性的驱动该降低扫描率的装置(34，36)。
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