CN1883119A - 具有增强的信号稳定性的锁相环结构 - Google Patents

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CN1883119A CNA2004800335635A CN200480033563A CN1883119A CN 1883119 A CN1883119 A CN 1883119A CN A2004800335635 A CNA2004800335635 A CN A2004800335635A CN 200480033563 A CN200480033563 A CN 200480033563A CN 1883119 A CN1883119 A CN 1883119A
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Abstract

提供一种锁相环结构，它提高环路所产生的信号的稳定性。其包括振荡器网络，反馈回路及控制器。该振荡器网络产生环路输出信号，其频率响应于控制电压频率确定参数而变化，该反馈回路响应于环路输出信号和基准信号而产生控制电压，并且该控制器递增频率确定参数以维持该控制电压在预定的控制电压范围内。这些结构通过使用低增益的振荡器结构而增强信号的稳定性，并且由于这些结构始终是在闭合环路的条件下运行而简化和缩短了环路的操作。

Description

具有增强的信号稳定性的锁相环结构
发明领域
本发明一般涉及锁相环结构。
相关技术描述
锁相环结构广泛地应用于现代电子系统中(例如，信号调节系统、信号产生系统及通信系统中)，它们需要稳定信号，其频率可以被容易地选择(即被合成)并且其近中心的频谱接近于一稳定的基准振荡器(例如晶体振荡器)的频谱。
这些结构的锁相环通常围绕一压控振荡器来完成，该压控振荡器产生一振荡信号，其振荡器频率响应于控制电压而变化。此振荡器的频率可实质上大于基准振荡器的频率但是其近中心的抖动(信号的不稳定性)将由反馈回路控制而成为稳定的基准振荡器的低抖动的函数。因为反馈回路的带宽以外的抖动依旧是振荡器本身的抖动并且因为通常随着振荡器频率增加抖动会减少，所以环路结构往往配置成具有较高的振荡器频率。
然而减小环路的抖动将因振荡器的增益(振荡器频率与控制电压之比)的增加而下降。振荡器增益本身是运行条件的函数(例如温度、电压供给的不同)以及在生产中增益也会在由某些过程变量所决定的上、下过程转角之间变化。
因此，传统的锁相环结构一般在信号稳定性上采用折衷办法，因为它们足够地增加振荡器增益以确保在所有运行及过程变化的情况下，锁相环都能把振荡器频率驱动到它加以锁相到基准信号的位置。也就是说，这种锁相的确保是以环路输出信号稳定性的降低为代价的。
为了维持所希望的环路带宽，经增加的振荡器增益通常是通过改变环路补偿元件来调偏，具体地说，它是通过增加从电路区域除去的环路补偿电容器而加以调偏，而该电路区域又总是锁相环的集成电路结构中的有限资源。
发明概述
本发明针对提供环路产生的信号中增强的稳定性的锁相环结构。
这些结构包括振荡器网络、反馈回路及控制器。该振荡器网络产生环路输出信号，其频率响应于控制电压及频率确定参数而变化，该反馈回路响应于环路输出信号及基准信号而产生控制电压，并且控制器递增频率确定参数以维持控制电压在预定的控制电压范围内。
这些结构通过使用低增益的振荡器结构而增加信号的稳定性，并且它们简化及缩短了环路操作，因为这些结构始终在闭合环路条件下运行。
本发明的新颖特点将在所附权利要求书详细地描述。当结合附图阅读时，从以下描述能够最佳地理解本发明。
附图简述
图1是本发明的锁相环系统实施例的框图。
图2是图1系统的输出振荡器中的频率曲线图，其示出本发明锁定方法的实施例。
图3是本发明的另一锁相环系统实施例的框图。
图4是可用于图3的系统的环型振荡器的示意图。
图5A～5C是可形成图4的环型振荡器的反相器的示意图。
图6是图3系统的压控振荡器中的频率曲线图，它示出了本发明的锁定方法的实施例。
发明详述
本发明的锁相环结构便于使用低增益振荡器电路以提高信号的稳定性。这些结构在闭合环路状态下运行(即，它们不需要打开环路)，它简化并缩短了环路运行。图1及图4的结构实施例以及图2和图4的运行过程在下面将详细地加以叙述。
具体地说，图1示出了锁相环系统20，它响应与在输入端口23的基准振荡器22的基准信号Sref，在输出端口21上提供环路输出信号Sout。该系统20包括压控振荡器(VCO)24，反馈回路26及控制器28。该VCO 24产生振荡器信号Sosc，其频率响应于控制电压Vc而改变，而反馈回路26响应于在基准信号Sref和环路反馈信号Sfdbk之间的相位差产生控制电压Vc。该反馈回路26包括输出分频器30和环路分频器32，还包括鉴相器34，电荷泵35及回路滤波器36。
在反馈回路26的操作中，输出分频器24具有频率除数X并响应于VCO 24的振荡器信号的振荡器频率Fosc在输出端口21提供具有输出频率Fout的环路输出信号Sout(即Fout＝(1/X)Fosc)。该环路分频器32具有频率除数N并响应于环路输出信号Sout的输出频率Fout产生具有反馈频率Ffdbk的环路反馈信号Sfdbk(即Ffdbk＝(1/N)Fout)。
该鉴相器34于是响应于基准信号Sref及环路反馈信号Sfdbk之间的相位差而产生误差信号Serr。最后，电荷泵35响应于误差信号Serr提供驱动电流，并且回路滤波器36响应于该驱动电流而产生控制电压Vc。
可选定基准振荡器22以选择特定基准信号Srcf。例如，当锁相环系统20用作产生环路输出信号Sout的范围的合成器时，可选择基准信号Sref以在锁相环系统20的通道之间提供所需要的间隔( )。然后，每一通道由环路分频器32的除数N的相应的选择而产生。
在反馈回路26的进一步的操作中，可初始选择除数N以获得所需的输出频率Fout。随后，控制器28将通过监控路径37及比较器41监控控制电压Vc，该比较器把控制电压Vc与预定的控制电压范围Vrng进行比较。响应于比较器41，控制器(通过除数指令路径38)递增输出分频器的除数X以使控制电压Vc维持在预定的控制电压范围之内。
这一操作过程可以参照图2的曲线图40予以叙述，图2示出了多条示例性的调谐曲线。这些调谐曲线图示出图1的输出振荡器42的输出振荡频率，它是由VCO 24和输出分频器30的组合形成的。具体地说，标绘的线43示出了作为在预定控制电压范围上的控制电压VC的函数的输出振荡器频率。
初始调谐曲线43图示对于输出分频器30的除数X的初始选择的输出振荡器频率。另外的调谐曲线44～48示出了当除数X从它的初始选择连续递增(在该实施例中，是增加)时的输出振荡器频率。如图2所示，每一相邻对的调谐曲线在频域内部分重叠，使得该曲线在一大段输出振荡器频率上提供连续的覆盖(即，这一段的所有部分可以用这一组频率曲线产生)。
在图2中，调谐曲线具有正的斜率，它们是线性的并且相邻曲线间的间隔随着输出振荡器频率的下降而降低。应予以指出的是，这些特征是示例性的，选择它们是供在这里的叙述之用，而在其他VCO/分频器实施例中将具有不同的特征。例如，斜率是VCO设计的函数，并且在其他VCO实施例中可以是负的。线性也是VCO设计的函数，并且调谐斜率通常包括一些非线性度。此外，图2并不一定要示出所显示的每一条调谐曲线，因为该调谐曲线在除数X是从它对于调谐曲线43的值增加的。例如除数X的有些值可产生在所示出的曲线间间隔的调谐曲线。这些中间曲线没有示出，因为图2的曲线已经提供了在所希望的频率段上的连续覆盖。
图2示出了本发明的示例性方法，其中除数N是先前所选择的时，使得NFref位于虚线50处。当锁相环系统(图1中的20)被锁定时，输出振荡器频率将位于虚线50处。
在图2中，假定除数X是初始选择的，以把输出振荡器频率设置在调谐器曲线43上并且还假定控制器(图1中的28)最初(通过图1中的插入路径39)施加中间范围的控制电压(即，接近预定控制电压范围的中间的控制电压)。此控制电压把当前输出振荡频率定位于图2的#1圆(控制电压的插入可以通过在监控路径37及电压插入路径39之间插入小隔离电阻而实现)。
这样，反馈回路(图1中的26)就把输出振荡器频率驱向频率NFref，在那里，输出信号Sout将被锁定于基准信号Sref。该回路驱动控制电压到#2圆，该圆在预定控制电压范围的极限内。控制器探测到此过程(例如在比较器的协助下)并递增除数X以将输出频率置于调谐曲线44上。
再一次，控制器先施加中间范围的控制电压，其将当前输出振荡器频率置于图2的#3圆处。该回路然后驱动控制电压到#4圆，该圆处于预定控制电压范围的极限。再一次，控制器探测到此过程，递增除数X以把输出振荡器频率置于调谐曲线45上并施加中间范围的控制电压，其将当前输出振荡器频率置于#5圆处。
现在反馈回路能够驱动输出振荡器频率到#6圆，在那里，回路锁定，使得输出振荡器频率等于虚线50的频率NFref。在上述示例性的过程中，控制电压沿着控制电压路径51行进，并且由于相位比较器34的传输函数，现在输出信号Sout是与基准信号Sref相位相干的。
一旦选择越过NFref频率的调谐曲线，回路的反馈动作将自动驱动控制电压以将输出振荡器42锁定于基准信号。作为另一个操作例，假定NFref在图2的虚线52处而不是在虚线50处。在此情况下，回路的反馈动作将自动把输出振荡器频率从#5圆驱动到#7圆，在那里输出振荡器频率等于虚线52的频率NFref。
在上述过程中，控制器(图1中的28)在递增除数X之后，施加控制电压范围的中间点作为VCO的控制电压。请注意这是示例性的，在其它实施例中，可以施加控制电压范围内的各个其它点。
在另一示例性的方法中，可以初始选择除数X以把输出振荡器频率置于图2的调谐曲线48上，并且控制器(图1中的28)将初始地施加中等范围的控制电压，其将把当前输出振荡频率定位于#8圆。该反馈回路(图1中的26)于是将输出振荡器频率驱动到#9圆，该圆处于预定控制电压范围的极限。
控制器(图1中的28)将探测到此过程，减少除数X以将输出振荡器频率置于调谐曲线47，并施加中等范围的控制电压以将当前输出振荡器频率定位于#10圆。此过程以类似的方式继续下去直到反馈回路驱动输出振荡器频率到回路自动锁定的#6圆(或者到#7圆)。
图1的锁相环系统20使用VCO，其增益被降低从而可以减少抖动噪声。由于运行条件及过程引发的变动，此低增益的VCO一般不能成功地锁定于基准信号Sref。但系统20监控VCO控制电压并改变频率确定参数以把低增益的VCO锁定于基准信号Sref。
在图1中，参数箭头55指明了输出振荡器42(VCO 24和输出分频器的组合)的频率确定参数是输出分频器30的除数X，它是可由控制器28控制。本发明的其它实施例具有其它的频率确定参数。
例如，图3示出了锁相环系统60，它类似于图1的锁相环系统20(同样的元件都用相同的标号表示)。但该系统60用不同的频率确定参数代替了输出分频器(图1中的30)。具体地说，参数箭头65指的是系统60使用VCO的频率确定参数，如反相器、容性负载、阻性负载以及电流。控制器68通过参数指令路径69控制这些参数中至少一个。
图3的VCO 24的示例性实施例是图4的VCO 70，它是由耦合成环的反相器72形成的环型振荡器。提供开关73，使得响应于参数指令路径69，可将附加的反相器耦合进环中(或者可以把反相器从环中去除)。
该路较佳地用奇数个反相器形成，使得有一个反相器始终处在一时延过程中，该过程用于将其输出转换为对应于其输入状态的状态。因为环型振荡器的频率是通过每一反相器的时延的函数，所以控制器68可通过用开关73选择当前数量的环反相器来从图6中的示例性调谐曲线103～108中进行选择。增加反相器通常会使环型振荡器70跳到图6的曲线图100中下一较低调谐曲线，该曲线图与图2相似，但示出的是图3的VCO 24的频率而不是图1的输出振荡器42的频率。图6与图2相类似(图中同样的元件用类似的标号表示)，但它用调谐曲线103～108代替了图2的调谐曲线43～48。
图5A～5C示出了图4的反相器72的实施例80A～80C。如图所示，反相器80A～80C包括晶体管差分对82，其尾电流由电压一电流转换器83提供，该转换器响应于控制电压VC(来自图3中的回路滤波器36)。差分对的控制端(即栅极)形成反相器输入84，而电流端(即漏极)形成反相器输出86。负载以并行电容器88及电阻器89的形式耦合到差分对的每一个电流端。
差分对82响应于反相器输入84的信号(来自前面的反相器)对其电流端之间的尾电流进行控制。反相器的输出86驱动下一个反相器并将在一段时间延迟之后(它由容性和阻性负载的时间常数确定)转换状态。该反相器的时间延迟(即在其输出状态对应于其输入状态之前的时间)因此是负载中电容及电阻以及电压—电流转换器83响应于控制电压Vc所提供的尾电流幅值的函数。
在图5A的反相器80A中，多个电阻89可以通过响应于来自控制器(图3中的68)的参数指令路径69的开关90而转换到该反相器中。因此，控制器可指令图4的环型振荡器70以在图6的曲线图100的调谐曲线103～108之间转换。
除去电阻通常将会使环型振荡器70跳到图6中的下一较高调谐曲线。在调谐曲线之间的频率间隔一般将比由输出分频器(图1的30)的除数X的递增所产生的频率间隔更为恒定，后者产生不相等曲线间距，如图2的曲线图40所示。
在图5B的反相器80B中，多个电容器89可以通过也响应于来自控制器的参数指令路径69的开关90转换到该反相器中。因此，该控制器可指令图4的环型振荡器70以在图6的曲线图100的调谐曲线103～108之间进行转换。添加电容器通常会使环型振荡器70跳到图6中的下一较低调谐曲线。
在图5C的反相器80C中，阻性及容性负载是固定的，但多个电流源92可通过也响应于来自控制器的参数指令路径69的开关90转换为与电压到电流转换器83相并行。差分对82的尾电流因此被改变，从而改变容性负载的充电时间，因此也改变反相器的时间延迟。图3的控制器68从而可指令图4的环型振荡器70以在图6的曲线图100的调谐曲线103～108之间转换。增加电流源通常将使环型振荡器70跳到图6中的下一较高调谐曲线。
当图3的VCO 24由图4的环型振荡器70形成并且它包含图5A～图5C的任意反相器80A～80C时，VCO可由图3的控制器68所指令而如先前参照图2所述沿着示例性的控制电压路径51及53行进。
另一个VCO实施例包括谐振电路，它提供反馈给晶体管放大器，其中谐振电路是由电容和电感形成的。在此VCO实施例中，控制器68独立于控制电压Vc递增(通过除数指令路径69)电容以产生图4中的调谐曲线83～88。
应予注意的是，图3的锁相环系统60的输出信号Sout的频率随后可用图2的输出分频器30对其处理而加以改变。在此系统实施例中，通过定位图2中的输出分频器30以在系统60产生输出信号Sout后处理该输出信号Sout而增强系统60。
本发明的分频器可用多种传统的分频器结构来实现(例如双模数预换算器)。
虽然图5A～5C的反相器晶体管图中所示是金属氧化物半导体(MOS)晶体管，但是本发明的其它实施例可以使用各种其他的晶体管结构加以替代。这种替代的例子示于图5B，其中双极结晶体管120替代了差分对82的一个晶体管，如图中的替代箭头122所示。
在这里所叙述的本发明实施例仅仅是供举例说明用的，种种修改、变化及重新安排都是显而易见而且可以基本上实现同样的结果，所有这些修改、变化及重新安排均旨在落入所附权利要求书中所限定的本发明的主旨和范围之内。

Claims (20)

1.一种响应于基准信号提供环路输出信号的锁相环系统，该系统包含：
振荡器网络，它产生所述环路输出信号，其频率响应于控制电压和频率确定参数而变化；
反馈回路，它响应于所述基准信号和环路反馈信号之间的相位差而产生所述控制电压，其中所述反馈回路包括环路分频器，它具有除数N并且响应于所述环路输出信号而产生所述环路反馈信号；以及
控制器，它递增所述频率确定参数以维持所述控制电压在预定控制电压范围内。
2.如权利要求1所述的系统，其特征在于，所述控制器配置成监控所述控制电压，并且每次在所述控制电压达到所述控制电压范围的极限时递增所述频率确定参数。
3.如权利要求1所述的系统，其特征在于，所述振荡器网络包括：
振荡器，它产生振荡器信号；以及
输出分频器，它具有频率除数X，并响应于所述振荡器信号提供所述环路输出信号；
其中，所述频率除数X响应于所述控制器，使得所述频率确定参数是所述频率除数X。
4.如权利要求3所述的系统，其特征在于，所述控制器配置成监控所述控制电压并在每次所述控制电压达到所述控制电压范围的极限时递增所述频率除数X。
5.如权利要求1所述的系统，其特征在于，所述控制器包括比较器，它将所述控制电压与所述控制电压范围相比较。
6.如权利要求1所述的系统，其特征在于所述反馈回路包括：
鉴相器，它响应于所述基准信号与所述环路反馈信号之间的相位差而产生误差信号；
电荷泵，它响应于所述误差信号而提供驱动电流；
回路滤波器，它响应于所述驱动电流而产生所述控制电压。
7.一种响应于基准信号而提供环路输出信号的锁相环系统，它包括：
振荡器，它产生所述环路输出信号，其频率响应于控制电压和频率确定参数而变化；
反馈回路，它响应于所述基准信号和环路反馈信号之间的相位差而产生所述控制电压，其中，所述反馈回路包括环路分频器，它具有除数N并响应于所述环路输出信号而产生所述环路反馈信号；
控制器，它递增所述频率确定参数以维持所述控制电压在预定控制电压的范围之内。
8.如权利要求7所述的系统，其特征在于，所述控制器配置成监控所述控制电压，并在每次所述控制电压达到所述控制电压范围的极限时递增所述频率确定参数。
9.如权利要求7所述的系统，其特征在于，所述振荡器包括：
多个反相器；以及
多个开关，每一开关响应于所述控制器耦合不同数量的所述反相器成环；
所述频率确定参数从而由所述反相器形成。
10.如权利要求9所述的系统，其特征在于所述控制器配置成监控所述控制电压并在每次所述控制电压达到所述控制电压范围的极限时，指令至少一个所述开关。
11.如权利要求7所述的系统，其特征在于，所述振荡器包括反相器的环，其中每个反相器具有多个阻性负载，该负载可由所述控制器选择，从而所述频率确定参数由阻性负载形成。
12.如权利要求11所述的系统，其特征在于，所述控制器配置成监控所述控制电压并在每次所述控制电压达到所述控制电压范围的极限时选择至少一个所述阻性负载。
13.如权利要求7所述的系统，其特征在于，所述振荡器包括反相器的环，其中每个反相器具有多个容性负载，该负载可由所述控制器选择，从而所述频率确定参数由所述容性负载形成。
14.如权利要求13所述的系统，其特征在于，所述控制器配置成监控所述控制电压，并在每次所述控制电压达到所述控制电压范围的极限时，选择至少一个所述容性负载。
15.如权利要求7所述的系统，其特征在于，所述振荡器包括反相器的环，其中每一反相器具有多个电流源，所述电流源可由所述控制器选择，从而所述频率确定参数由所述电流源形成。
16.权利要求15所述的系统，其特征在于，所述控制器配置成监控所述控制电压，并每次在所述控制电压达到所述电压控制范围的极限时，选择至少一个所述电源源。
17.如权利要求16所述的系统，其特征在于所述振荡器包括反相器的环。
18.如权利要求7所述的系统，其特征在于，振荡器包括反相器的环，每一反相器包括：
电压到电流转换器，它响应于所述控制电压提供尾电流；
一对负载；以及
晶体管差分对，它响应来自另一所述反相器的信号控制所述负载之间的所述尾电流。
19.如权利要求18所述的系统，其特征在于所述负载包括并行的阻性和容性负载。
20.如权利要求7所述的系统，其中所述反馈回路包括：
鉴相器，它响应于所述基准信号和所述环路反馈信号之间的相位差产生误差信号；
电荷泵，它响应于所述误差信号提供驱动电流；
回路滤波器，它响应于所述驱动电路产生所述控制电压。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011140713A1 (en) * 2010-05-13 2011-11-17 Huawei Technologies Co., Ltd. System and method for calibrating output frequency in phase locked loop
CN102684688A (zh) * 2011-03-09 2012-09-19 株式会社东芝 电压控制振荡电路
CN105281763A (zh) * 2014-07-25 2016-01-27 英飞凌科技股份有限公司 具有扩展频谱时钟生成的高频振荡器

Families Citing this family (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10369362B2 (en) * 2004-06-28 2019-08-06 The Alfred E. Mann Foundation For Scientific Research Neural prosthetic with touch-like sensing
CA2580945A1 (en) * 2004-09-22 2006-04-06 Gct Semiconductor, Inc. Apparatus and method of oscillating wideband frequency
US7414484B2 (en) * 2005-09-29 2008-08-19 Altera Corporation Voltage controlled oscillator circuitry and methods
DE102006020417B4 (de) * 2006-04-26 2008-10-02 Herrmann Ultraschalltechnik Gmbh & Co. Kg Vorrichtung zum Bearbeiten von Werkstücken mittels Ultraschall
US7629856B2 (en) * 2006-10-27 2009-12-08 Infineon Technologies Ag Delay stage, ring oscillator, PLL-circuit and method
KR100842727B1 (ko) * 2006-11-15 2008-07-01 삼성전자주식회사 전압 제어 발진기 및 이를 구비한 위상고정루프회로
TWI329423B (en) * 2007-01-19 2010-08-21 Faraday Tech Corp Wide-locking range phase locked loop using adaptive post division technique
US20080211590A1 (en) * 2007-03-01 2008-09-04 Stephen Wu Method and system for a varactor-tuned voltage-controlled ring oscillator with frequency and amplitude calibration
US7956695B1 (en) * 2007-06-12 2011-06-07 Altera Corporation High-frequency low-gain ring VCO for clock-data recovery in high-speed serial interface of a programmable logic device
KR100910531B1 (ko) * 2007-09-11 2009-07-31 삼성전기주식회사 다중 대역 전압 제어 발진기를 갖는 주파수 합성기
US7719330B2 (en) * 2007-12-26 2010-05-18 Ali Corporation Phase locked loop device and control method thereof
US8044726B2 (en) * 2009-03-17 2011-10-25 Qualcomm Incorporated Systems and methods for self testing a voltage controlled oscillator
US8370536B2 (en) 2009-04-24 2013-02-05 Analog Devices, Inc. Method and apparatus for providing robust display digital channel transmission
US8130124B2 (en) * 2009-06-19 2012-03-06 Analog Devices, Inc. Method and apparatus for improving the reliability of a serial link using scramblers
US8108567B2 (en) * 2009-06-19 2012-01-31 Analog Devices, Inc. Method and apparatus for connecting HDMI devices using a serial format
US8154350B2 (en) * 2010-03-17 2012-04-10 Texas Instruments Incorporated PLL with continuous and bang-bang feedback controls
KR101382500B1 (ko) * 2013-01-18 2014-04-10 연세대학교 산학협력단 지연 고정 회로 및 클록 생성 방법
US9083356B1 (en) 2013-03-14 2015-07-14 Gsi Technology, Inc. Systems and methods of phase-locked loop involving closed-loop, continuous frequency range, auto calibration and/or other features
CN103873051B (zh) * 2014-03-25 2017-04-05 北京经纬恒润科技有限公司 一种锁相环锁定指示电路及锁相环
US10249362B2 (en) 2016-12-06 2019-04-02 Gsi Technology, Inc. Computational memory cell and processing array device using the memory cells for XOR and XNOR computations
US10891076B1 (en) 2016-12-06 2021-01-12 Gsi Technology, Inc. Results processing circuits and methods associated with computational memory cells
US10943648B1 (en) 2016-12-06 2021-03-09 Gsi Technology, Inc. Ultra low VDD memory cell with ratioless write port
US10854284B1 (en) 2016-12-06 2020-12-01 Gsi Technology, Inc. Computational memory cell and processing array device with ratioless write port
US10847212B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells using two read multiplexers
US11227653B1 (en) 2016-12-06 2022-01-18 Gsi Technology, Inc. Storage array circuits and methods for computational memory cells
US10860320B1 (en) 2016-12-06 2020-12-08 Gsi Technology, Inc. Orthogonal data transposition system and method during data transfers to/from a processing array
US10725777B2 (en) 2016-12-06 2020-07-28 Gsi Technology, Inc. Computational memory cell and processing array device using memory cells
US10847213B1 (en) 2016-12-06 2020-11-24 Gsi Technology, Inc. Write data processing circuits and methods associated with computational memory cells
US10777262B1 (en) 2016-12-06 2020-09-15 Gsi Technology, Inc. Read data processing circuits and methods associated memory cells
US10770133B1 (en) 2016-12-06 2020-09-08 Gsi Technology, Inc. Read and write data processing circuits and methods associated with computational memory cells that provides write inhibits and read bit line pre-charge inhibits
US10877731B1 (en) 2019-06-18 2020-12-29 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features
US10958272B2 (en) 2019-06-18 2021-03-23 Gsi Technology, Inc. Computational memory cell and processing array device using complementary exclusive or memory cells
US10930341B1 (en) 2019-06-18 2021-02-23 Gsi Technology, Inc. Processing array device that performs one cycle full adder operation and bit line read/write logic features

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07120942B2 (ja) 1985-11-27 1995-12-20 株式会社日立製作所 Ｐｌｌ回路
JPH0799807B2 (ja) * 1990-03-09 1995-10-25 株式会社東芝 位相同期回路
US5180994A (en) * 1991-02-14 1993-01-19 The Regents Of The University Of California Differential-logic ring oscillator with quadrature outputs
US5576666A (en) * 1993-11-12 1996-11-19 Nippondenso Technical Center Usa, Inc. Fractional-N frequency synthesizer with temperature compensation
US5691669A (en) * 1996-01-11 1997-11-25 Hewlett-Packard Co. Dual adjust current controlled phase locked loop
US6091931A (en) * 1997-06-18 2000-07-18 Lsi Logic Corporation Frequency synthesis architecture in a satellite receiver
US5999793A (en) * 1997-06-18 1999-12-07 Lsi Logic Corporation Satellite receiver tuner chip with frequency synthesizer having an externally configurable charge pump
US5942949A (en) * 1997-10-14 1999-08-24 Lucent Technologies Inc. Self-calibrating phase-lock loop with auto-trim operations for selecting an appropriate oscillator operating curve
US6311050B1 (en) * 1998-05-29 2001-10-30 Silicon Laboratories, Inc. Single integrated circuit phase locked loop for synthesizing high-frequency signals for wireless communications and method for operating same
US6462623B1 (en) * 1999-05-19 2002-10-08 Parthus Ireland Limited Method and apparatus for PLL with improved jitter performance
EP1193875B1 (en) 2000-09-15 2005-11-09 Alcatel Voltage-controlled oscillator with automatic center frequency calibration
US6552618B2 (en) * 2000-12-13 2003-04-22 Agere Systems Inc. VCO gain self-calibration for low voltage phase lock-loop applications
JP3414382B2 (ja) 2001-01-09 2003-06-09 日本電気株式会社 Ｐｌｌ回路及びその制御方法
US7133485B1 (en) * 2001-06-25 2006-11-07 Silicon Laboratories Inc. Feedback system incorporating slow digital switching for glitch-free state changes
US6771105B2 (en) 2001-09-18 2004-08-03 Altera Corporation Voltage controlled oscillator programmable delay cells
DE10229130B3 (de) * 2002-06-28 2004-02-05 Advanced Micro Devices, Inc., Sunnyvale PLL mit Automatischer Frequenzeinstellung
US7046093B1 (en) * 2003-08-27 2006-05-16 Intergrated Device Technology, Inc. Dynamic phase-locked loop circuits and methods of operation thereof
US6952124B2 (en) * 2003-09-15 2005-10-04 Silicon Bridge, Inc. Phase locked loop circuit with self adjusted tuning hiep the pham

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2011140713A1 (en) * 2010-05-13 2011-11-17 Huawei Technologies Co., Ltd. System and method for calibrating output frequency in phase locked loop
CN102859879A (zh) * 2010-05-13 2013-01-02 华为技术有限公司 用于校验锁相环中的输出频率的系统和方法
US8405434B2 (en) 2010-05-13 2013-03-26 Huawei Technologies Co., Ltd. System and method for calibrating output frequency in phase locked loop
CN102684688A (zh) * 2011-03-09 2012-09-19 株式会社东芝 电压控制振荡电路
CN105281763A (zh) * 2014-07-25 2016-01-27 英飞凌科技股份有限公司 具有扩展频谱时钟生成的高频振荡器
CN105281763B (zh) * 2014-07-25 2019-04-09 英飞凌科技股份有限公司 具有扩展频谱时钟生成的高频振荡器

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Publication number Publication date
US7263152B2 (en) 2007-08-28
WO2005057792A1 (en) 2005-06-23
US20050105661A1 (en) 2005-05-19

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