JP2002368605A

JP2002368605A - 並列信号自動位相調整回路

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Publication number: JP2002368605A
Application number: JP2001171216A
Authority: JP
Inventors: Takehiro Fujita; 武弘藤田; Futoshi Izumi; 太泉
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2001-06-06
Filing date: 2001-06-06
Publication date: 2002-12-20
Anticipated expiration: 2021-06-06
Also published as: US20020191723A1; JP4542286B2; US7139347B2

Abstract

(57)【要約】【課題】装置間においてパラレルディジタルデータを
伝送する際に用いて好適な、並列信号自動位相調整回路
において、並列ラインの数が増加した回路を構築する際
においても、装置サイズの増大、ひいてはコスト増大を
抑制する。【解決手段】所定の周波数の信号を生成する生成部１
０と、入力されるクロック信号の周波数に対して生成部
１０からの所定の周波数信号分低い周波数のクロック信
号を発振する発振回路２０とをそなえるとともに、各デ
ータ信号および発振回路２０からのクロック信号におけ
る位相比較情報と、各データ信号，発振回路２０からの
クロック信号および生成部１０からの信号における周波
数情報と、を用いた三角関数演算に基づいて、発振回路
２０からのクロック信号を対応データ信号に同期するよ
うに調整して出力する調整回路３０−１〜３０−ｎ，４
０−１〜４０−ｎを、複数系列のデータ信号に対応して
そなえる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、装置間においてパ
ラレルディジタルデータを伝送する際に用いて好適な、
並列信号自動位相調整回路に関するものである。

【０００２】

【従来の技術】一般に、装置間のディジタルデータの伝
送は、図１９に示すように、送信側の通信装置１００Ａ
が、データおよびこのデータに同期したクロックを受信
側の通信装置１００Ｂに渡し、受信側装置１００Ｂにお
いては受け取ったクロックに同期してデータを取り込む
ことにより実現される。通信装置１００Ｂから通信装置
１００Ｃに対してデータを伝送する場合も同様である。

【０００３】このとき、高速のディジタルデータを伝送
する場合には、1タイムスロットあたりの時間が短くな
るため、位相のマージンが小さくなる。その結果、温度
や電源電圧などの変化により、クロックの打ち抜き位相
が変化する場合や、受信側の取り込み可能な位相が変化
する場合には、データ伝送に対する信頼度を維持するこ
とが困難となる場合も想定される。さらに、このような
温度や電源電圧などの変化を考慮して設計を行なった場
合であっても、製造偏差による位相特性のばらつきを吸
収することも必要である。

【０００４】すなわち、受信側の通信装置においては、
上述のごとき温度変動や電源変動および製造偏差などに
よる位相特性のバラツキを吸収すべく、データとクロッ
クとの間の位相を自動調整することが必要である。図２
０は、上述のデータとクロックとの間の位相を自動調整
するための並列信号自動位相調整回路を示す図である。
この図２０に示す並列信号自動位相調整回路は、Ｎ分周
回路１０１をそなえるとともに、データＤＴに同期した
クロックＣＫを生成するための位相比較器１０２，可変
遅延器１０３および位相固定発振器（Phase Locked Osc
illator ; PLO）１０４をそなえて構成されている。

【０００５】Ｎ分周回路１０１は、入力されたクロック
ＣＫについてＮ分周させるものであり、位相比較器１０
２は、後段の位相固定発振器１０４から出力されるクロ
ックＣＫ１およびデータＤＴの位相を比較して、その位
相差に応じた信号を出力するものである。更に、可変遅
延器１０３は、位相比較器１０２からの信号に基づい
て、Ｎ分周回路１０１にてＮ分周されたクロックについ
て、データＤＴに同期するように遅延させるものであ
る。

【０００６】ＰＬＯ１０４は、可変遅延器１０３からの
データＤＴと位相が同期されたクロック信号を入力さ
れ、このクロック信号に位相が同期したＮ分周前の周波
数信号を生成し、クロックＣＫ１として出力するもので
ある。このＰＬＯ１０４は、詳細には図２１に示すよう
に、位相比較回路１０４ａ，ローパスフィルタ１０４
ｂ，アンプ１０４ｃ，電圧制御発振器（Voltage Contro
lled Oscillator ; VCO）１０４ｄおよびＮ分周回路１
０４ｅをそなえて構成されている。

【０００７】このような構成により、入力されたクロッ
クＣＫは、Ｎ分周回路１０１にて分周されてから可変遅
延器１０３に入力される。可変遅延器１０３では、位相
比較器１０２からの位相差情報をもとにして、Ｎ分周さ
れたクロックの位相を修正する。ＰＬＯ１０４では、可
変遅延器１０３からの信号を入力されて、データＤＴに
同期した、入力クロックＣＫと同一の周波数のクロック
ＣＫ１を生成する。

【０００８】ところで、近年、１０Ｇｂｐｓ程度の伝送
速度を持つ伝送装置が実用化されているが、４０Ｇｂｐ
ｓ程度の伝送速度を持つ伝送装置についても開発が進ん
でいる。このような４０Ｇｂｐｓ程度のデータについ
て、上述のごとき位相調整するための回路を構成する場
合には、一般的なプリント基板（ＦＲ−４）を用いた回
路では、回路素子の特性から実現が困難となる。

【０００９】すなわち、４０Ｇｂｐｓ程度の伝送速度を
持つ信号の１タイムスロット幅は約４ｍｍしかなく、こ
のような伝送速度の信号に対しては位相調整技術を高め
ることが必要となるが、このような伝送速度の電気信号
を直接位相調整することは回路素子の特性から不可能で
ある。そこで、図２２に示すように、入力信号について
シリアル／パラレル変換し（Ｓ／Ｐ）、パラレル変換さ
れた個々の信号を低速化したものについて、それぞれに
対して前述の図２０と同様の手法で位相調整を行なった
後、再度多重化することが考えられる。この図２２に示
す回路は、シリアル入力されたデータをｎ系列のデータ
ＤＴ１〜ＤＴｎにパラレル変換されたものが入力され
て、各データＤＴ１〜ＤＴｎのそれぞれについて同期す
るクロックを個別に生成するようになっている。

【００１０】すなわち、位相比較器１０２−１〜１０２
−ｎでは、対応するデータＤＴ１〜ＤＴｎと、Ｎ分周回
路１０１にてＮ分周されたクロックとの位相を比較す
る。また、各可変遅延器１０３−１〜１０３−ｎでは、
対応する位相比較器１０２−１〜１０２−ｎからの位相
差情報をもとにして、Ｎ分周されたクロックの位相を修
正する。ＰＬＯ１０４−１〜１０４−ｎでは、可変遅延
器１０３−１〜１０３−ｎからの信号を入力されて、対
応するデータＤＴ１〜ＤＴｎに同期した、入力クロック
ＣＫと同一の周波数のクロックＣＫ１〜ＣＫｎを生成す
る。

【００１１】

【発明が解決しようとする課題】しかしながら、このよ
うな図２２に示すような回路においては、伝送速度の増
加に従って並列ラインの数が増加すると、各パラレルデ
ータ間で共用化しない位相比較部，可変遅延器およびＰ
ＬＯの組が多数組必要となり、装置サイズを大きくする
だけでなく、部品数の増加に伴いコストが増加するとと
もに多重化エラーを生ずる可能性も増加するという課題
がある。

【００１２】本発明はこのような課題に鑑み創案された
もので、並列ラインの数が増加した回路を構築する際に
おいても、装置サイズの増大、ひいてはコスト増大を抑
制することができるようにした、並列信号自動位相調整
回路を提供することを目的とする。

【００１３】

【課題を解決するための手段】このため、第１の発明の
並列信号自動位相調整回路は、クロック信号とともに複
数系列のデータ信号を並列入力されて、上記のクロック
信号を、各データ信号に同期するように調整する並列信
号自動位相調整回路であって、上記のデータ信号または
クロック信号として用いられる周波数よりも小さい所定
の周波数信号を生成する生成部と、入力されるクロック
信号の周波数に対して該生成部からの上記所定の周波数
信号分低い周波数のクロック信号を発振する発振回路と
をそなえるとともに、上記の各データ信号および発振回
路からのクロック信号における位相比較情報と、上記の
各データ信号，発振回路からのクロック信号および生成
部からの信号における周波数情報と、を用いた三角関数
演算に基づいて、該発振回路からのクロック信号を上記
対応データ信号に同期するように調整して出力する調整
回路を、上記複数系列のデータ信号に対応してそなえら
れたことを特徴としている。

【００１４】また、第２の発明の並列信号自動位相調整
回路は、クロック信号とともに複数系列のデータ信号を
並列入力されて、上記のクロック信号を、各データ信号
に同期するように調整する並列信号自動位相調整回路で
あって、入力されるクロック信号の周波数を所定周波数
分低減された周波数のクロック信号を発振する発振回路
をそなえるとともに、上記各データ信号および該発振回
路からのクロック信号における、位相比較情報と、それ
ぞれの周波数情報と、をパラメータとして用いた三角関
数演算に基づいて、該発振回路からのクロック信号を上
記各データ信号に同期するように調整して出力する調整
回路を、上記複数系列のデータ信号に対応してそなえら
れたことを特徴としている。

【００１５】さらに、第３の発明の並列信号自動位相調
整回路は、クロック信号とともに複数系列のデータ信号
を並列入力されて、上記クロック信号を、各データ信号
に同期するように調整する並列信号自動位相調整回路で
あって、上記のクロック信号をデータ信号に同期するよ
うに調整して出力する調整回路を、上記複数系列のデー
タ信号に対応してそなえられ、かつ、上記各調整回路
が、上記のクロック信号およびデータ信号の位相を比較
する位相比較器と、該位相比較器からの位相比較情報を
パラメータとして用いた三角関数演算に基づいて、上記
のクロック信号をデータ信号に同期するように調整して
出力する三角関数演算部と、をそなえて構成されたこと
を特徴としている。

【００１６】また、上述の第１の発明の並列信号自動位
相調整回路においては、好ましくは、該生成部からの周
波数信号を入力される一方、上記の対応データ信号およ
び調整対象となるクロック信号とを比較し、比較結果と
しての位相比較情報を上記入力された周波数信号におけ
る周波数情報とともに出力する位相比較／発振回路と、
該発振回路からのクロック信号と位相比較／発振回路か
らの情報とを用いた三角関数演算に基づいて、該発振回
路からのクロック信号を上記対応データ信号に同期する
ように調整して出力する演算回路とを、そなえて構成す
る。

【００１７】さらに、上述の第２の発明の並列信号自動
位相調整回路においては、好ましくは、該調整回路が、
該発振回路にて低減される上記所定周波数と同一の周波
数情報を発振するとともに上記の対応データ信号および
調整対象となるクロック信号とを比較して、位相差情報
として上記周波数情報として出力する位相比較／発振回
路と、該発振回路からのクロック信号と位相比較／発振
回路からの情報とをパラメータとして用いた三角関数演
算に基づいて、該発振回路からのクロック信号を上記対
応データ信号に同期するように調整して出力する演算回
路とを、そなえて構成する。

【００１８】

【発明の実施の形態】以下、図面を参照することによ
り、本発明の実施の形態について説明する。（ａ１）第１実施形態の説明図１は本発明の第1実施形態にかかる並列信号自動位相
調整回路を示すブロック図であり、この図１に示す並列
信号自動位相調整回路は、前述の図１９に示すような装
置１００Ａ〜１００Ｃの間においてクロック信号ととも
にパラレルディジタルデータの伝送を行なう装置に適用
しうるものである。

【００１９】ここで、第１実施形態にかかる並列信号自
動位相調整回路１は、クロック信号ＣＫ１とともにパラ
レル信号としての複数系列のデータ信号ＤＴ１〜ＤＴｎ
を並列入力されて、上記のクロック信号を、各データ信
号ＤＴ１〜ＤＴｎに同期するように調整するものであ
り、Ｎ分周回路２，Δω発振器１０およびＰＬＯ（Phas
e Locked Oscillator）２０をそなえるとともに、各デ
ータ信号ＤＴ１〜ＤＴｎの系列に対応して位相比較・遅
延回路３０−１〜３０−ｎおよび周波数変換回路４０−
１〜４０−ｎをそなえて構成されている。

【００２０】ここで、Ｎ分周回路２は、後述のＰＬＯ２
０の回路動作における周波数依存性を考慮して、入力さ
れたクロックＣＫ１をＮ分周させるものであり、これに
より、クロック信号の周波数が高い場合であってもＰＬ
Ｏ２０における回路動作を安定化させている。さらに、
生成部としてのΔω発振器１０は、データ信号ＤＴ１〜
ＤＴｎまたはクロック信号ＣＫ１の周波数ωよりも小さ
い所定の周波数Δωの信号を生成する低周波発振器であ
って、このΔω発振器１０にて生成された信号は、ＰＬ
Ｏ２０および位相比較・遅延回路３０−１〜３０−ｎに
出力されるようになっている。

【００２１】また、発振回路としてのＰＬＯ２０は、Ｎ
分周回路２に入力されるクロック信号の周波数ωよりも
Δω（Δω発振器１０にて発生される周波数）分低減さ
れた周波数（ω−Δω）のクロック信号を、位相を固定
して発振するものであって、詳細には図２に示すような
構成を有している。なお、このＰＬＯ２０において固定
された位相を∠０とすれば、ＰＬＯ２０から出力される
クロック信号は周波数ω−Δωで位相∠０を持つ信号と
して、図中、“（ω−Δω）∠０”と表記している。

【００２２】なお、上述の所定周波数Δωとしては、例
えば数ｋＨｚ〜１ＭＨｚ程度の周波数とすることができ
る。ここで、上述のＰＬＯ２０は、この図２に示すよう
に、位相比較回路２１，ローパスフィルタ２２，アンプ
２３，ＶＣＯ２４，周波数変換回路２５およびＮ分周回
路２６をそなえて構成されている。

【００２３】ここで、位相比較回路２１は、Ｎ分周回路
２６からのクロック信号の位相とＮ分周回路２から入力
されたクロック信号の位相とを比較して、その位相差に
応じた電圧信号を出力するものであり、前述の図２１に
示すＰＬＯ１０４の位相比較回路１０４ａと同様に構成
することができる。また、ローパスフィルタ２２は、位
相比較回路２１からの位相比較結果の電圧信号について
高周波成分を除去してアンプ２３に出力するものであ
る。更に、アンプ２３は、ローパスフィルタ２２を通過
した電圧信号を入力され、この電圧信号についてＶＣＯ
２４に対する制御電圧信号用に増幅するものである。

【００２４】すなわち、位相比較回路２１からの位相比
較結果の電圧信号は、緩和時間を持つローパスフィルタ
２２を介してＶＣＯ２４に印加されるようになってい
る。なお、アンプ２３の増幅率は、位相比較回路２１に
おいて位相が完全に一致しているとき、ＶＣＯ２４にお
いて、Ｎ分周回路２からのクロック信号のN倍の周波数
ωよりもΔω低減された周波数（ω−Δω）のクロック
信号を発生するように設定されている。

【００２５】また、周波数変換回路２５は、ＶＣＯ２４
から出力されたクロック信号とΔω発振器１０からの周
波数Δωの信号とを入力されて、Ｎ分周回路２における
分周前のクロック信号に対応する周波数ωの信号に変換
するものであって、以下の式（１）の演算と等価の信号
処理を行なうことにより実現される。なお、この周波数
変換回路２５は、詳細には後述する周波数変換回路４０
−１〜４０−ｎと同様に構成することができる。

【００２６】Ｖ_OUT＝Ｖ₀ｓｉｎ（ω−Δω）ｔ・ｃｏｓ（Δωｔ）＋Ｖ₀ｃｏｓ（ω−Δω ）・ｓｉｎ（Δωｔ）＝Ｖ₀ｓｉｎ[（ω−Δω）ｔ＋Δωｔ] ＝Ｖ₀ｓｉｎωｔ …（１）さらに、Ｎ分周回路２６は、周波数変換回路２５にて周
波数ωに周波数変換された信号について、上述の位相比
較回路２１における位相比較用にＮ分周するものであ
る。

【００２７】さらに、各データ信号ＤＴ１〜ＤＴｎの系
列に対応してそなえられた、位相比較・遅延回路（位相
比較器）３０−１〜３０−ｎはそれぞれ、データ信号Ｄ
Ｔ１〜ＤＴｎと後述の周波数変換回路４０−１〜４０−
ｎから出力されるクロック信号との位相を比較し、比較
結果としての位相差δをΔω発振器１０にて発生された
周波数情報とともに出力するものである。具体的には、
Δω発振器１０にて発生された所定周波数Δωを有する
信号に、比較結果としての位相差δを組み込んで周波数
変換回路４０−１〜４０−ｎに出力するようになってい
る。

【００２８】また、この位相比較・遅延回路３０−１〜
３０−ｎは、詳細には例えば図３に示すように、位相比
較回路３１および遅延回路３２をそなえて構成されてい
る。更に、位相比較回路３１は例えば図４に示すように
構成され、遅延回路３２については例えば図６に示すよ
うに構成されている。なお、図中、この位相比較・遅延
回路３０−１〜３０−ｎから出力される、周波数Δωで
位相差情報δを有する信号について、 “Δω∠δ”と
表記している。

【００２９】ここで、位相比較回路３１は、この図４に
示すように反転回路３１ａ，ＡＮＤ回路３１ｂ，３１ｃ
およびコンパレータ３１ｄをそなえて構成され、後述の
周波数変換回路４０−１〜４０−ｎにて出力されるクロ
ック信号ＣＫ_in（ω∠０）の位相と、対応するデータ信
号ＤＴ１〜ＤＴｎの位相とを比較するものであり、比較
結果として位相差に応じた電圧信号を出力するようにな
っている。

【００３０】例えば、ＡＮＤ回路３１ｂには、図５に示
すデータ信号ＤＴが入力されるとともにクロック信号Ｃ
Ｋが入力され、例えば時間帯Ｔ１のように、データ信号
ｄ１が入力されるとともにクロック信号が立ち上がって
いる場合には出力信号Ｖ１としてはハイレベル信号が出
力される一方、時間帯Ｔ２のように、クロック信号が立
ち下がっている場合には、出力信号Ｖ１としてはローレ
ベル信号が出力される。

【００３１】同様に、ＡＮＤ回路３１ｃには、図５に示
すデータ信号ＤＴが入力されるとともに反転クロック信
号（ＣＫバー）が入力され、例えば時間帯Ｔ２のよう
に、データ信号ｄ１が入力されるとともに反転クロック
信号が立ち上がっている場合には出力信号Ｖ２としては
ハイレベル信号が出力される一方、時間帯Ｔ１のよう
に、クロック信号が立ち下がっている場合には、出力信
号Ｖ２としてはローレベル信号が出力される。

【００３２】コンパレータ３１ｄは、上述の２つのＡＮ
Ｄ回路３１ｂ，３１ｃから入力された信号Ｖ１，Ｖ２の
大小を比較して、この大小比較結果に応じた信号を出力
するものである。例えば、Ｖ１の値がＶ２の値よりも大
きい場合にはコンパレータ３１ｄではハイレベル信号Ｖ
Ｈを出力する一方、その逆の場合にはローレベル信号Ｖ
Ｌを出力する。これにより、コンパレータ３１ｄでは、
クロックＣＫとデータＤＴの位相のずれを示す信号Ｖｄ
を出力できるようになっている。

【００３３】さらに、上述の位相比較・遅延回路３０−
１〜３０−ｎを構成する遅延回路３２は、位相比較回路
３１からの位相差情報δとともにΔω発振器１０からの
周波数Δωの信号を入力されて、この周波数Δωの信号
について位相δだけ遅延させて出力するものである。こ
の遅延回路３２としては、例えば図６に示すように、Ｃ
Ｒ積分回路３２ａおよびシュミット回路３２ｂをそなえ
て構成することができる。

【００３４】積分回路３２ａは、位相比較回路３１から
の位相差情報δを示す電圧信号Ｖｄに基づいて、その回
路特性を可変できるようになっており、これにより、位
相差情報に応じた積分乗数で積分処理を行なうことがで
きる。また、シュミット回路３２ｂは、ＣＲ積分回路３
２ａで波形がなまった信号について、波形整形処理を施
すことにより、パルスの立ち上がり時間を所定時間遅ら
せるものである。

【００３５】ところで、上述のＰＬＯ２０および位相比
較・遅延回路３０−１〜３０−ｎにおける処理において
は、共通の周波数発振源としてのΔω発振器１０からの
周波数Δωの信号を用いているので、ＰＬＯ２０と位相
比較・遅延回路３０−１〜３０−ｎとにおけるΔωの値
を常に等しくすることができ、位相補償機能を更に保持
できるようになっている。

【００３６】また、演算回路としての周波数変換回路４
０−１〜４０−ｎはそれぞれ、ＰＬＯ２０からのクロッ
ク信号（ω−Δω）∠０と、位相比較・遅延回路３０−
１〜３０−ｎからの位相比較結果信号Δω∠δとを用い
た三角関数演算に基づいて、ＰＬＯ２０からのクロック
信号を対応するデータ信号に同期するように調整して出
力するものである。

【００３７】具体的には、周波数変換回路４０−１〜４
０−ｎは、ＰＬＯ２０からのクロック信号（ω−Δω）
∠０と、位相比較・遅延回路３０−１〜３０−ｎからの
位相比較結果信号Δω∠δとを入力されて、以下の式
（２）に示す三角関数演算を用いることにより、クロッ
ク信号をデータ信号との位相差に応じて調整するもので
ある。

【００３８】すなわち、クロック信号とデータ信号との
位相差をδとし、クロック信号は、パルス波形を正弦波
の波形と見なすと、以下に示す式（２）のように表すこ
とができるが、この式（２）については、更に式（３）
に示すように変形することができる。Ｖ_CK＝Ｖ₀ｓｉｎ（ωｔ＋δ） …（２）Ｖ_CK＝Ｖ₀ｓｉｎ（ωｔ＋δ）＝Ｖ₀ｓｉｎ[（ω−Δω）ｔ＋Δωｔ＋δ] ＝Ｖ₀ｓｉｎ（ω−Δω）ｔ・ｃｏｓ（Δωｔ＋δ）＋Ｖ₀ｃｏｓ（ω−Δ ω）ｔ・ｓｉｎ（Δωｔ＋δ） …（３）具体的には、周波数変換回路４０−１〜４０−ｎでは、
図７に示すように、クロック信号（ω−Δω）∠０およ
び位相比較結果信号Δω∠δをそれぞれ式（４）および
式（５）に示すような正弦波関数として見なして周波数
変換処理を行なっている。即ち、上述の式（３）の演算
処理と等価の処理を行なうことにより、位相調整された
クロック信号、換言すれば、クロック信号の関数とし
て、位相差δを時間ｔに依存しない定数として、三角関
数で表すことができるのである。（ω−Δω）∠０＝Ｖ₀ｓｉｎ（ω−Δω）ｔ …（４） Δω∠δ＝ｓｉｎ（Δωｔ＋δ） …（５）ここで、周波数変換回路４０−１〜４０−ｎはそれぞ
れ、位相シフト部（π／２）４１，４２，乗算回路４
３，４４および加算回路４５をそなえて構成され、位相
シフト部４１および乗算回路４３は上述の式（３）の右
辺を構成する第２項を演算し、位相シフト部４２および
乗算回路４４は第１項を演算するようになっている。従
って、上述の乗算回路４３，４４の乗算結果を加算する
加算回路４５の出力は、式（３）の左辺の値と等価とな
るのである。

【００３９】したがって、周波数変換回路４０−１〜４
０−ｎは、ＰＬＯ２０からのクロック信号と位相比較・
遅延回路３０−１〜３０−ｎからの情報とを用いた三角
関数演算に基づいて、ＰＬＯ２０からのクロック信号を
対応データ信号に同期するように調整して出力する演算
回路としての機能を有している。また、上述の各系列の
データ信号ＤＴｔに対応する一対の位相比較・遅延回路
３０−ｔおよび周波数変換回路４０−ｔ（ｔ；１〜ｎ）
により、各データ信号の位相およびＰＬＯ２０からのク
ロック信号の位相の位相比較情報と、上記のクロック信
号およびデータ信号の周波数情報と、低減される周波数
情報Δωと、をパラメータとして用いた三角関数演算に
基づいて、ＰＬＯ２０からのクロック信号を各データ信
号に同期するように調整して出力する調整回路として機
能する。

【００４０】上述の構成により、本発明の第１実施形態
にかかる並列信号自動位相調整回路１では、前述の図１
９に示す装置１００Ａ〜１００Ｃ間においてパラレル信
号を伝送する際に、クロック信号とともにデータ信号を
パラレル信号形式で受信する側の装置では、クロック信
号に同期してデータを取り込む前段において、クロック
信号ＣＫとデータ信号ＤＴ１〜ＤＴｎの位相差を補償す
る。

【００４１】すなわち、ＰＬＯ２０では、Ｎ分周回路２
にてＮ分周されたクロック信号を入力されるとともに、
このクロック信号と、ＰＬＯ２０の出力信号とΔω発振
器１０からの周波数Δωの信号とから生成された信号と
を比較し、比較結果として得られた位相情報を有する周
波数ω−Δωの信号（クロック信号）を生成して出力す
る。換言すれば、このＰＬＯ２０にて生成されるクロッ
ク信号は、入力されるクロック信号の周波数ωを所定周
波数Δω分低減された周波数（ω−Δω）のクロック信
号を発振している。

【００４２】ＰＬＯ２０にて発生された信号は、各デー
タ系列の周波数変換回路４０−１〜４０−ｎに入力され
る。周波数変換回路４０−１〜４０−ｎでは、上述のＰ
ＬＯ２０からの信号とともに、対応する位相比較・遅延
回路３０−１〜３０−ｎからの、データ信号との位相差
情報δを有する周波数Δωの信号を入力されて、前述の
式（３）と等価の信号処理を行なう。

【００４３】すなわち、この周波数変換回路４０−１〜
４０−ｎにおける信号処理により、各データ信号ＤＴ１
〜ＤＴｎとクロック信号との位相差が補償されたクロッ
ク信号ＣＫ１〜ＣＫｎを得ることができる。なお、上述
のΔωは例えば数ｋＨｚ〜１ＭＨｚとし、装置周波数ω
に対して十分小さく設定することにより、位相差δを精
度よく制御することができる。

【００４４】なお、前述の図１９に示す受信側装置にお
いては、上述のごとく、パラレル信号として入力された
各データ信号ＤＴ１〜ＤＴｎに対応して補償されたクロ
ック信号ＣＫ１〜ＣＫｎが得られると、後段の図示しな
い信号処理部において、位相差が補償されたクロックに
同期してパラレル信号を構成する各データ信号ＤＴ１〜
ＤＴｎが取り込まれる。

【００４５】このように、本発明の第１実施形態にかか
る並列信号自動位相調整回路１によれば、ＰＬＯ２０を
各データ系列で共用化することで、前述の図２２に示す
場合のように各データ系列に対応したＰＬＯをそなえる
必要がなく、装置サイズの縮小化や部品点数の削減によ
るコスト削減を図ることができる利点がある。特に、並
列ラインの数が増加した回路を構築する際においても、
装置サイズの増大、ひいてはコスト増大を抑制すること
ができる利点がある。

【００４６】すなわち、第１実施形態にかかる回路１に
おいては、単一のＰＬＯ２０を共用化してそなえている
一方、各データ系列に対応してそなえられた位相比較・
発振回路３０−１〜３０−ｎおよび周波数変換回路４０
−１〜４０−ｎのサイズは十分に小さいため、装置を小
型化できる効果があると同時に、部品数の削減によるコ
ストの削減を図ることができるのである。

【００４７】また、Δω発振器１０にて生成された信号
を、ＰＬＯ２０および位相比較・遅延回路３０−１〜３
０−ｎにおいて共通に使用しているので、ＰＬＯ２０お
よび位相比較・遅延回路３０−１〜３０−ｎにて生成さ
れる信号におけるΔωの成分の値を常に等しくすること
ができ、位相補償機能を更に保持できる。（ａ２）第１実施形態の第１変形例の説明図１０（ａ）は本発明の第１実施形態の第１変形例にか
かる並列信号自動位相調整回路を示すブロック図であ
り、この図１０（ａ）に示す並列信号自動位相調整回路
１Ａは、例えば図８に示す光通信システムにおける光中
継再生器（Reg）３０２，３０３において適用しうるも
のである。

【００４８】ここで、この図８に示す光通信システム
は、送信側装置（Tx）３０１と受信側装置（Rx）３０４
とが光ファイバ３０５および光再生中継器３０２，３０
３を介して接続されて、送信側装置３０１からの光信号
が受信側装置３０４へ伝送されるようになっている。ま
た、光再生中継器３０２，３０３は、例えば図９に示す
ように、Ｏ／Ｅ（Optic/Electric）変換部３１０，シリ
アル／パラレル変換部（Ｓ／Ｐ）３１１，パラレル信号
処理部３１２，パラレル／シリアル変換部（Ｐ／Ｓ）３
１３およびＥ／Ｏ（Electric/Optic）変換部３１４をそ
なえて構成されている。

【００４９】Ｏ／Ｅ変換部３１０は、光ファイバ３０５
から伝送光信号を入力されて、この光信号について電気
信号に変換するものであり、シリアル／パラレル変換部
３１１は、Ｏ／Ｅ変換部３１０からのシリアル電気信号
についてパラレル信号に変換するものである。さらに、
パラレル信号処理部３１２は、シリアル／パラレル変換
部３１１から入力されたパラレル電気信号について所望
の信号処理を施すものであり、このパラレル信号処理部
３１２に、本実施形態にかかる並列信号自動位相調整回
路１およびデータ間位相調整回路５０〔図１０（ａ）参
照〕を組み込むことができるようになっている。

【００５０】なお、パラレル／シリアル変換部３１３
は、パラレル信号処理部３１２にて所望の信号処理の施
されたパラレル信号について再びシリアル信号に変換す
るものであり、Ｅ／Ｏ変換部３１４は、パラレル／シリ
アル変換部３１３からのシリアル電気信号について光信
号に変換するものであり、変換された光信号は受信側装
置３０４側の光ファイバ３０５へ送出されるようになっ
ている。

【００５１】ところで、第１実施形態の第１変形例にか
かる並列信号自動位相調整回路１Ａは、前述の第１実施
形態における回路１の後段にデータ間位相調整回路５０
が接続されて構成されており、これにより、対となるク
ロック信号およびデータ信号の位相のみならず、各並列
ラインのデータ信号間での位相を揃えることができ、後
段のパラレル／シリアル変換部３１３における変換を容
易なものとしている。

【００５２】すなわち、データ間位相調整回路５０は、
並列信号自動位相調整回路１の各周波数変換回路４０−
１〜４０−ｎ（図１参照）から、調整されたクロック信
号とともに対応するデータ信号とを入力され、最も遅れ
たクロック信号のタイミングに同期して、データ信号Ｄ
Ｔ１〜ＤＴｎを出力するものである。具体的には、各周
波数変換回路４０−１〜４０−ｎにて位相が補償された
クロック信号ＣＫ１〜ＣＫｎのうちで、最も遅れたクロ
ック信号のタイミングに、全てのデータ信号を合わせる
ことができるようになっており、これにより、各データ
間においても位相を揃えて、後段のパラレル／シリアル
変換部３１３における変換処理を容易なものとしてい
る。

【００５３】ここで、データ間位相調整回路５０は、ク
ロック選別回路５１をそなえるとともに、データ出力部
としてのＮ個のＤフリップフロップ（Ｄ−ＦＦ）５２−
１〜５２−（ｎ−１）をそなえて構成されている。クロ
ック選別回路５１は、入力されたＮ個のクロック信号の
うちで最も遅れたクロック信号を選別するとともに、選
別されたクロック信号に対応するデータ信号を出力する
ものである。また、各Ｄフリップフロップ（Ｄ−ＦＦ）
５２−１〜５２−（ｎ−１）は、クロック選別回路５１
にて選別された結果のクロック信号のタイミングに基づ
いて、当該選別されたクロック信号に対応するデータ信
号以外のデータ信号を同時に打ち出すものである。

【００５４】換言すれば、Ｄフリップフロップ５２−１
〜５２−（ｎ−１）は、データ信号系列ごとに設けられ
たもので、クロック選別回路５１にて選別されたクロッ
ク信号に基づいて動作しうるものである。上述の構成に
より、第１実施形態の第１変形例では、データ間位相調
整回路５０のクロック選別回路５１において、各並列ラ
インのデータ信号およびクロック信号の対の中で、最も
位相が遅れたデータ信号およびクロック信号を選別して
これを出力する。この場合においては、図１０（ａ）に
示すように、データ信号ＤＴ１およびクロック信号ＣＫ
１の対を、位相が最も遅れているものとする。

【００５５】データ信号ＤＴ１以外の他のデータ信号Ｄ
Ｔ２〜ＤＴｎはそれぞれ、Ｄフリップフロップ５２−１
〜５２−ｎに一旦保持され、クロック選別回路５１にて
選別されたクロック信号ＣＫ１に同期して出力される。
なお、最も遅れたクロック信号に対応するデータ信号
は、Ｄフリップフロップ５２−１〜５２−（ｎ−１）に
保持されることなくそのまま出力される。これにより、
位相が揃ったデータ信号の組を得ることができる。

【００５６】例えば、図１０（ｂ）に示すように、デー
タ信号ＤＴ２と、データ信号ＤＴ１に対応するクロック
信号との間に位相差δ１が生じている一方、ＤＴ３と、
データ信号ＤＴ１に対応するクロック信号との間には位
相差δ２が生じている。データＤＴ１に対応するクロッ
ク信号が最も送れたデータ系列（ライン）のクロック信
号であるとすると、Ｄフリップフロップ５２−１，５２
−２において、このクロック信号に同期して信号を出力
することにより、この図１０（ｂ）にデータ間位相調整
後として示すように、これらのデータ信号ＤＴ２および
ＤＴ３とクロック信号との位相差δ１，δ２を補償し、
各データ信号ＤＴ１〜ＤＴ３を位相が揃った状態で出力
することができる。

【００５７】これにより、後段のパラレル／シリアル変
換部３１３においては、位相が揃った状態でデータ信号
ＤＴ１〜ＤＴｎを入力されて、容易にシリアル信号に変
換することができる。このように、本発明の第１実施形
態の第１変形例にかかる並列信号自動位相調整回路１Ａ
によれば、上述の第１実施形態の場合と同様の利点があ
るほか、データ間位相調整回路５０により、簡易な回路
構成で各データ信号間の位相が揃った信号を出力するこ
とができる利点がある。

【００５８】例えば、ＩＣ周辺のデータやクロックライ
ンを同軸線を用いて接続し、この同軸線の長さを各ライ
ンごとに調節することによってライン間の位相のバラツ
キを合わせこむ等の手法を用いる場合に課題点として生
ずる、ディレイラインの長さを高い精度で調節する必要
性がなくなる。図２のように各ＤＴを、あるＣＫをトリ
ガとしたフリップフロップによって打ち抜くことで位相
が揃ったＤＴのセットが得られる。しかしながら、図に
も示すように、ＤＴが変化している領域では、ＤＴを打
ち抜くことはできない。従って、互いに位相のずれた多
数のＤＴラインに対してこの方法を適用することは、デ
ータの打ち抜きが可能となる領域が狭くなるため難しく
なるという欠点がある。

【００５９】（ａ３）第１実施形態の第２変形例の説明図１１は本発明の第１実施形態の第２変形例にかかる並
列信号自動位相調整回路を示すブロック図であり、この
図１１に示す並列信号自動位相調整回路１Ｂも、前述の
図１０（ａ）に示す回路１Ａと同様に、図８に示す光通
信システムにおける光中継再生器（Reg）３０２，３０
３に設けることができるものであるが、特に、データ信
号間において１タイムスロット以上の位相のずれを有す
る場合においても、これを補償することができるように
なっている。

【００６０】すなわち、上述の第１実施形態の第１変形
例にかかるデータ間位相調整回路５０においては、例え
ば図１２（ａ）に示すように、データ信号間ＤＴ１，Ｄ
Ｔ２の位相のずれが１タイムスロット以内に収まる場合
に、これらの信号ＤＴ１，ＤＴ２間の位相のずれを調整
することができるようになっているが（図１２（ｂ）参
照）、図１１に示す回路１Ｂによれば、１タイムスロッ
トを越える位相差の場合においても調整することができ
るようになっている。

【００６１】ここで、この図１１に示す並列信号自動位
相調整回路１Ｂは、前述の図１０（ａ）に示す並列信号
自動位相調整回路１Ａに比して、データ間位相調整回路
５０Ｂの構成が異なる。すなわち、第１実施形態の第２
変形例におけるデータ間位相調整回路５０Ｂは、第１変
形例と同様の構成のクロック選別回路５１およびＤフリ
ップフロップ５２−１〜５２−（ｎ−１）の後段に、各
データ信号のビット情報に基づいて、１タイムスロット
を越える位相のずれを補償しうるレジスタ回路部６０を
そなえて構成されている。

【００６２】ここで、レジスタ回路部６０は、データ信
号ＤＴ１〜ＤＴｎの系列ごとに対応して複数段縦続接続
されたシフトレジスタ６１−１〜６１−ｍをそなえると
ともに、セレクタ６２をそなえて構成されている。各デ
ータ系列のシフトレジスタ６１−１〜６１−ｍは、対応
するデータ信号をクロック選別回路５１またはＤフリッ
プフロップ５２−１〜５２−（ｎ−１）からデータ入力
されて保持するとともに、クロック選別回路５１にて選
別されたクロック信号をクロック入力されて動作するも
のである。換言すれば、シフトレジスタ６１−１〜６１
−ｍは、データ系列ごとのデータ信号についてタイムス
ロット単位で保持することができるようになっている。

【００６３】すなわち、各シフトレジスタ６１−１〜６
１−ｍにおいては、クロック選別回路５１からのクロッ
ク信号に基づいて、データ入力されたデータ信号を、同
一タイミングで順次後段のシフトレジスタおよびセレク
タ６２に出力するようになっている。また、セレクタ６
２は、入力されるセレクト用クロックＣＫに基づいて、
各シフトレジスタ６１−１〜６１−ｍから出力されたデ
ータ信号のうちで、適当な一つのシフトレジスタ６１−
１〜６１−ｍからのデータ信号を選択的に出力するもの
である。

【００６４】換言すれば、セレクタ６２は、データ信号
の系列ごとに設けられ、対応するデータ信号の系列にお
ける各シフトレジスタ６１−１〜６１−ｍからの出力信
号を入力されて、同一データタイミング抽出用のセレク
ト信号に基づいて各データＤＴ１〜ＤＴｎを同一タイミ
ングで出力できるようになっている。なお、上述の同一
データタイミング抽出用セレクト信号としてのクロック
ＣＫとしては、図示しないデータ信号間を比較する処理
部において、データ信号間のビット情報、例えば各デー
タ信号間のフレームか又は特定の固定ビット等を比較し
て、フレーム同期させるタイミングか又は上記の特定の
固定ビットが入力されたタイミングにおいて出力するこ
とができる。

【００６５】これにより、セレクタ６２においては、１
タイムスロットを超える位相差がデータ信号間で生じて
いる場合にも、各データ信号を、位相を同期させて出力
できるようになっているのである。上述の構成により、
本発明の第１実施形態の第２変形例においても、前述の
第１実施形態の場合と同様に、各データ系列の位相比較
・遅延回路３０−１〜３０−ｎおよび周波数変換回路４
０−１〜４０−ｎにより、データ信号ＤＴ１〜ＤＴｎご
とに位相が調整されたクロック信号ＣＫ１〜ＣＫｎを出
力する。

【００６６】また、データ間位相調整回路５０Ｂでは、
データ信号間の位相のずれを調整する。即ち、データ信
号間における１タイムスロット以下の位相のずれについ
ては、クロック選別回路５１およびＤフリップフロップ
５２−１〜５２−（ｎ−１）にて位相を調整し、データ
信号間における１タイムスロットよりも大きい位相のず
れに対しては、シフトレジスタ回路部６０において調整
する。

【００６７】すなわち、セレクタ６２は、各シフトレジ
スタ６１−１〜６１−ｍから出力されたデータ信号のう
ちで、フレーム同期させるタイミングか又は特定の固定
ビットが入力されたタイミングにおいて入力されるセレ
クト用クロックＣＫに基づき、適当なシフトレジスタ６
１−１〜６１−ｍからのデータ信号を選択的に出力す
る。これにより、シフトレジスタ回路部６０では、各デ
ータ信号を、データ信号間の１タイムスロットよりも大
きい位相のずれを調整し、同期させて出力することがで
きる。

【００６８】このように、本発明の第１実施形態の第２
変形例にかかる並列信号自動位相調整回路１Ｂによれ
ば、前述の第１実施形態および第１実施形態の第１変形
例の場合と同様の利点があるほか、レジスタ回路部６０
により、１タイムスロットを越える位相差の場合におい
ても調整することができ、装置の多重化性能を向上させ
ることができる利点がある。

【００６９】（ａ４）第１実施形態の第３変形例の説明図１３は本発明の第１実施形態の第３変形例にかかる並
列信号自動位相調整回路を示すブロック図であり、この
図１３に示す並列信号自動位相調整回路１Ｃは、前述の
第１実施形態におけるもの（符号１参照）に比して、各
位相比較・遅延回路３０−１〜３０−ｎにおける位相比
較回路３１からの位相差δに相当する電圧信号（位相比
較情報）の温度依存性を補償するための温度センサ７０
−１〜７０−ｎをそなえている点が異なっている。

【００７０】すなわち、この温度センサ７０−１〜７０
−ｎにて温度変化を検出すると、位相比較回路３１にお
ける出力電圧信号を、図示しない抵抗等の回路素子を用
いることによって温度依存性を補償すべく制御できるよ
うになっている。したがって、第１実施形態の第３変形
例においても、前述の第１実施形態の場合と同様の利点
があるほか、位相比較回路３１の温度依存性を補償する
ことができるので、クロック信号とデータ信号との位相
差の調整の信頼性を飛躍的に高めることができる。

【００７１】（ｂ）第２実施形態の説明図１４は本発明の第２実施形態にかかる並列信号位相自
動調整回路を示すブロック図であり、この図１４に示す
この並列信号自動位相調整回路１−２においても、前述
の図１９に示すような装置１００Ａ〜１００Ｃの間にお
いてクロック信号とともにパラレルディジタルデータの
伝送を行なう装置に適用しうるものである。

【００７２】すなわち、この図１４に示す並列信号自動
位相調整回路１−２についても、前述の第１実施形態に
おけるものと同様、クロック信号とともに複数系列のデ
ータ信号を並列入力されて、クロック信号を、各データ
信号に同期するように調整するものである。ここで、第
２実施形態にかかる並列信号自動位相調整回路１−２
は、前述の第１実施形態における回路１（図１参照）に
比して、Δω発振器１０をそなえず、ＰＬＯ２０と異な
るＰＬＯ２０′をそなえている点、および、位相比較・
遅延回路３０−１〜３０−ｎのかわりに位相比較・発振
回路３０′−１〜の３０′−ｎをそなえて構成されてい
る点が異なっているが、その他の構成は図１に示す回路
１と同様である。

【００７３】なお、図１４中、図１と同一の符号は、同
様の部分を示している。発振回路としてのＰＬＯ２０′
は、詳細には前述の図２１に示すものと同様、位相比較
回路，ローパスフィルタ，アンプ，ＶＣＯおよびＮ分周
回路（符号１０４ａ〜１０４ｅ参照）をそなえて構成さ
れている。また、このＰＬＯ２０′は、前述の図１に示
すＰＬＯ２０に比して、Ｎ分周回路２に入力されるクロ
ック信号の周波数ωよりもΔω分低減された周波数（ω
−Δω）のクロック信号を、位相を固定して発振するも
のである点は共通するが、ＰＬＯ外部のΔω発振器１０
にて発生された周波数Δωの信号を用いずに、アンプ
（図２０の符号１０４ｃ参照）の増幅率を調整すること
のみによって、周波数（ω−Δω）のクロック信号を生
成するようになっている点が異なっている。

【００７４】さらに、各データ信号ＤＴ１〜ＤＴｎの系
列に対応してそなえられた、位相比較・発振回路３０′
−１〜３０′−ｎは、ＰＬＯ２０′にて低減される周波
数Δωと同一の周波数信号を発振するとともに、対応す
るデータ信号および調整対象となるクロック信号とを比
較して、位相差情報として周波数情報Δωとともに出力
するものである。具体的には、内部において発振した周
波数Δωの信号に、比較結果としての位相差δを組み込
んで周波数変換回路４０−１〜４０−ｎに出力するよう
になっているまた、位相比較・発振回路３０′−１〜３０′−ｎは、
それぞれ、詳細には図１５に示すような構成を有してい
る。即ち、この図１５に示す位相比較・発振回路３０′
−１〜３０′−ｎは、前述の図３に示す位相比較・遅延
回路３０−１〜３０−ｎにおけるものと同様の位相比較
回路３１および遅延回路３２をそなえるとともに、発振
回路３３をそなえて構成されている。

【００７５】また、発振回路３３は、ＰＬＯ２０にてク
ロック信号の周波数ωから低減される所定の周波数Δω
に相当する周波数を持つ信号を発生するものである。こ
れにより、遅延回路３２においては、位相比較回路３１
からのデ−タ信号とクロック信号との位相差δと、発振
回路３３からの周波数Δωの信号とを入力されて、当該
周波数Δωの信号について位相δだけ遅延させて出力す
ることができるようになっている。

【００７６】これにより、演算回路としての周波数変換
回路４０−１〜４０−ｎにおいては、前述の第１実施形
態の場合と同様に、ＰＬＯ２０′からのクロック信号と
位相比較・発振回路３０′−１〜３０′−ｎからの情報
とをパラメータとして用いた三角関数演算に基づいて、
ＰＬＯ２０′からのクロック信号を、各対応するデータ
信号に同期するように調整して出力するようになってい
る。

【００７７】上述の構成により、本発明の第２実施形態
にかかる並列信号自動位相調整回路１−２においても、
前述の図１９に示す装置１００Ａ〜１００Ｃ間において
パラレル信号を伝送する際に、クロック信号とともにデ
ータ信号をパラレル信号形式で受信する側の装置では、
クロック信号に同期してデータを取り込む前段におい
て、クロック信号ＣＫとデータ信号ＤＴ１〜ＤＴｎの位
相差を補償する。

【００７８】すなわち、ＰＬＯ２０′では、Ｎ分周回路
２にてＮ分周されて入力されたクロック信号に基づい
て、位相が固定された周波数（ω−Δω）の信号、換言
すれば、入力されるクロック信号の周波数ωを所定周波
数Δω分低減された周波数（ω−Δω）のクロック信号
を発振している。ＰＬＯ２０′にて発生された信号は、
各データ系列の周波数変換回路４０−１〜４０−ｎに入
力される。周波数変換回路４０−１〜４０−ｎでは、上
述のＰＬＯ２０′からの信号とともに、データ信号との
位相差情報δを有する周波数Δωの信号を、対応する位
相比較・発振回路３０′−１〜３０′−ｎから入力され
て、前述の式（３）と等価の信号処理を行なう。即ち、
この周波数変換回路４０−１〜４０−ｎにおける信号処
理により、各データ信号ＤＴ１〜ＤＴｎとクロック信号
との位相差が補償されたクロック信号ＣＫ１〜ＣＫｎを
得ることができる。

【００７９】なお、前述の図１９に示す受信側装置にお
いては、上述のごとくパラレル信号として入力された各
データ信号ＤＴ１〜ＤＴｎに対応して補償されたクロッ
ク信号ＣＫ１〜ＣＫｎが得られると、後段の図示しない
信号処理部において、位相差が補償されたクロックに同
期してパラレル信号を構成する各データ信号ＤＴ１〜Ｄ
Ｔｎを取り込む。

【００８０】このように、本発明の第２実施形態にかか
る並列信号自動位相調整回路１−２によれば、ＰＬＯ２
０′を各データ系列で共用化することで、前述の図２２
に示す場合のように各データ系列に対応したＰＬＯをそ
なえる必要がなく、装置サイズの縮小化や部品点数の削
減によるコスト削減を図ることができる利点がある。特
に、並列ラインの数が増加した回路を構築する際におい
ても、装置サイズの増大、ひいてはコスト増大を抑制す
ることができる利点がある。

【００８１】すなわち、第２実施形態にかかる回路１−
２においては、単一のＰＬＯ２０′を共用化してそなえ
ている一方、各データ系列に対応してそなえられた位相
比較・発振回路３０′−１〜３０′−ｎおよび周波数変
換回路４０−１〜４０−ｎのサイズは十分に小さいた
め、装置を小型化できる効果があると同時に、部品数の
削減によるコストの削減を図ることができるのである。

【００８２】なお、上述の第２実施形態にかかる並列信
号自動位相調整回路１−２においても、前述の第１実施
形態の場合と同様に、図１０（ａ）又は図１１に示すよ
うなデータ間位相調整回路５０，５０Ｂをそなえるよう
に構成してもよく、このようにしても前述の第１実施形
態の場合と基本的に同様の作用効果を得ることができ
る。（ｃ）第３実施形態の説明図１６は本発明の第３実施形態にかかる並列信号自動位
相調整回路を示すブロック図であるが、この図１６に示
すこの並列信号自動位相調整回路１−３においても、前
述の図１９に示すような装置１００Ａ〜１００Ｃの間に
おいてクロック信号とともにパラレルディジタルデータ
の伝送を行なう装置に適用しうるものである。

【００８３】すなわち、この図１６に示す並列信号自動
位相調整回路１−３についても、前述の第１実施形態お
よび第２実施形態におけるものと同様、クロック信号と
ともに複数系列のデータ信号を並列入力されて、クロッ
ク信号を、各データ信号に同期するように調整するもの
である。ここで、この図１６に示す並列信号自動位相調
整回路１−３は、Ｎ分周回路２をそなえるとともに、ク
ロック信号を各データ信号に同期するように調整して出
力する調整回路としての位相補償回路８０−１〜８０−
ｎをそなえて構成されている。

【００８４】また、位相補償回路８０−１〜８０−ｎは
それぞれ、Ｎ分周回路２にてＮ分周されたクロック信号
と、対応するデータ系列のデータ信号ＤＴ１〜ＤＴｎを
入力されて、当該データ信号との位相差が補償されたク
ロック信号を生成するものであって、詳細には図１７に
示すように、位相比較器８１，電圧発生回路８２，位相
シフト部（π／２）８３，乗算回路８４，８５および加
算回路８６をそなえて構成されている。

【００８５】ここで、位相比較器８１は、上述のＮ分周
回路２にてＮ分周されたクロック信号およびデータ信号
の位相を比較し、位相比較結果として位相差δに応じた
電圧信号を出力するものであって、詳細には前述の図３
に示す位相比較回路３１と基本的に同様の構成を有して
いるまた、電圧発生回路８２は、位相比較器８１からの位相
差δを示す電圧信号を入力されて、後段の乗算回路８
４，８５および加算回路８６においてクロック信号につ
いての演算を行なう際の係数値を示す電圧信号を発生す
るものである。

【００８６】換言すれば、後段の乗算回路８４，８５お
よび加算回路８６においては、クロック信号を正弦波あ
るいは余弦波と見なし、位相比較器８１にて得られた位
相差δの値に応じたクロック信号を、以下の式（６）に
示すような三角関数演算を用いて算出するようになって
いる。すなわち、補償すべきデータ信号に対するクロッ
ク信号の位相差をδとし、Ｎ分周回路２に入力されるク
ロック信号の周波数をωとすると、前述の式（２）の場
合と同様、出力クロック信号Ｖ_CKを正弦波信号として表
すことができるが、この式（２）を式（６）に示すよう
に変形することによって、データ信号を打ち出すタイミ
ングを調整することができるのである。

【００８７】Ｖ_CK＝Ｖ₀ｓｉｎ（ωｔ＋δ）＝Ｖ₀ｓｉｎ（ωｔ）ｃｏｓ（δ）＋Ｖ₀ｃｏｓ（ωｔ）ｓｉｎ（δ）＝Ｖ₀ｓｉｎ（ωｔ）（１−α²）^1/2＋Ｖ₀ｃｏｓ（ωｔ）・α …（６）ここで、電圧発生回路８２は、α＝ｓｉｎ（δ）とした
場合における、上述の式（６）における第１項の係数
（１−α²）^1/2および第２項の係数αに相当する電圧信
号を発生するものであり、第１項の係数に相当する電圧
信号は乗算回路８５に、第２項の係数に相当する電圧信
号については乗算回路８４に出力されるようになってい
る。

【００８８】また、この電圧発生回路８２は、詳細には
図１８に示すように、位相比較器８１からの位相差δに
相当する電圧信号をディジタル信号に変換するＡ／Ｄ変
換部８２ａ，Ａ／Ｄ変換部８２ａにてディジタル信号に
変換された位相差情報δを用いて上述の２つの係数デー
タを演算処理により算出する演算回路８２ｂ，および演
算回路８２ｂにて算出された２つの係数データについて
アナログ信号としての電圧信号に変換するＤ／Ａ変換部
８２ｃをそなえて構成さえている。

【００８９】さらに、位相シフト部８３は、Ｎ分周回路
２から入力されたクロック信号をπ／２シフトするもの
であり、これにより、前述の式（６）の第１項の周波数
ωについてのクロック信号を示す正弦波関数から第２項
の余弦波関数に変換されるようになっている。これによ
り、乗算回路８４においては、上述の式（６）における
第２項を算出するとともに、乗算回路８５においては、
式（６）における第１項を算出するようになっている。
更に、加算回路８６においては、乗算回路８４および乗
算回路８５の演算結果を加算することにより、式（６）
の演算結果を出力できるようになっている。

【００９０】したがって、上述の電圧発生回路８２，位
相シフト部８３，乗算回路８４、８５および加算回路８
６により、位相比較器８１からの位相比較情報をパラメ
ータとして用いた三角関数演算に基づいて、クロック信
号をデータ信号に同期するように調整して出力する三角
関数演算部として機能する。上述の構成により、本発明
の第３実施形態にかかる並列信号自動位相補償回路１−
３においても、前述の図１９に示す装置１００Ａ〜１０
０Ｃ間においてパラレル信号を伝送する際に、クロック
信号とともにデータ信号をパラレル信号形式で受信する
側の装置では、クロック信号に同期してデータを取り込
む前段において、クロック信号ＣＫとデータ信号ＤＴ１
〜ＤＴｎの位相差を補償する。

【００９１】すなわち、データ系列ごとにそなえられた
位相補償回路８０−１〜８０−ｎにおいて、入力された
クロック信号とデータ信号との位相差δに応じた電気信
号に基づいて係数値を算出することにより、式（６）に
示す演算と等価の処理を行なって、データ信号を打ち出
すタイミングを調整する。このように、本発明の第３実
施形態にかかる並列信号自動位相調整回路１−３によれ
ば、前述の図２２に示す回路の場合のごとき、各データ
系列分の可変遅延器１０３−１〜１０３−ｎおよびＰＬ
Ｏ１０４−１〜１０４−ｎをそなえる必要がなく、装置
サイズの大幅な縮小化を図るとともに、部品点数の減少
によって装置構成のためのコストを削減することも可能
である。

【００９２】（ｄ）その他なお、上述の各実施形態における回路においては、第１
実施形態の第１変形例および第２変形例の場合を除き、
装置１００Ａ〜１００Ｃ間において、パラレル信号をや
り取りする際に適用した場合について詳述しているが、
本発明によれば、例えば図８および図９に示す場合のよ
うに、パラレル信号からシリアル信号に変換する前段に
おける自動位相調整回路として適用することも、もちろ
ん可能である。

【００９３】（ｅ）付記（付記１）クロック信号とともに複数系列のデータ信
号を並列入力されて、上記のクロック信号を、各データ
信号に同期するように調整する並列信号自動位相調整回
路であって、上記のデータ信号またはクロック信号とし
て用いられる周波数よりも小さい所定の周波数の信号を
生成する生成部と、入力されるクロック信号の周波数に
対して該生成部からの上記所定の周波数信号分低い周波
数のクロック信号を発振する発振回路とをそなえるとと
もに、上記の各データ信号および発振回路からのクロッ
ク信号における位相比較情報と、上記の各データ信号，
発振回路からのクロック信号および生成部からの信号に
おける周波数情報と、を用いた三角関数演算に基づい
て、該発振回路からのクロック信号を上記対応データ信
号に同期するように調整して出力する調整回路を、上記
複数系列のデータ信号に対応してそなえられたことを特
徴とする、並列信号自動位相調整回路。

【００９４】（付記２）クロック信号とともに複数系
列のデータ信号を並列入力されて、上記のクロック信号
を、各データ信号に同期するように調整する並列信号自
動位相調整回路であって、入力されるクロック信号の周
波数を所定周波数分低減された周波数のクロック信号を
発振する発振回路をそなえるとともに、上記各データ信
号の位相および該発振回路からのクロック信号の位相の
位相比較情報と、上記のクロック信号およびデータ信号
の周波数情報と、上記低減される周波数情報と、をパラ
メータとして用いた三角関数演算に基づいて、該発振回
路からのクロック信号を上記各データ信号に同期するよ
うに調整して出力する調整回路を、上記複数系列のデー
タ信号に対応してそなえられたことを特徴とする、並列
信号自動位相調整回路。

【００９５】（付記３）クロック信号とともに複数系
列のデータ信号を並列入力されて、上記クロック信号
を、各データ信号に同期するように調整する並列信号自
動位相調整回路であって、上記のクロック信号をデータ
信号に同期するように調整して出力する調整回路を、上
記複数系列のデータ信号に対応してそなえられ、かつ、
上記各調整回路が、上記のクロック信号およびデータ信
号の位相を比較する位相比較器と、該位相比較器からの
位相比較情報をパラメータとして用いた三角関数演算に
基づいて、上記のクロック信号をデータ信号に同期する
ように調整して出力する三角関数演算部と、をそなえて
構成されたことを特徴とする、並列信号自動位相調整回
路。

【００９６】（付記４）各調整回路が、該生成部から
の信号を入力される一方、上記の対応データ信号および
調整対象となるクロック信号とを比較し、比較結果とし
ての位相比較情報を該生成部からの信号における周波数
情報とともに出力する位相比較・遅延回路と、該発振回
路からのクロック信号と位相比較・遅延回路からの情報
とを用いた三角関数演算に基づいて、該発振回路からの
クロック信号を上記対応データ信号に同期するように調
整して出力する演算回路とを、そなえて構成されたこと
を特徴とする、付記1記載の並列信号自動位相調整回
路。

【００９７】（付記５）各調整回路が、該発振回路に
て低減される上記所定周波数と同一の周波数情報を発振
するとともに上記の対応データ信号および調整対象とな
るクロック信号とを比較して、位相差情報として上記周
波数情報として出力する位相比較・発振回路と、該発振
回路からのクロック信号と位相比較・発振回路からの情
報とをパラメータとして用いた三角関数演算に基づい
て、該発振回路からのクロック信号を上記対応データ信
号に同期するように調整して出力する演算回路とを、そ
なえて構成されたことを特徴とする、付記２記載の並列
信号自動位相調整回路。

【００９８】（付記６）上記の各調整回路にて調整さ
れたクロック信号とともに対応するデータ信号とを入力
され、最も遅れたクロック信号のタイミングに同期し
て、上記複数種類のデータを出力するデータ間位相調整
回路をそなえて構成されたことを特徴とする、付記１〜
３のいずれか１項に記載の並列信号自動位相調整回路。（付記７）該データ間位相調整回路が、上記の各調整
回路にて調整されたクロック信号のうちで最も遅れたタ
イミングを有するクロック信号を選別するクロック選別
回路と、該クロック選別回路にて選別されたクロック信
号に基づいて、該クロック選別回路にて選別されたクロ
ック信号に対応するデータ信号以外のデータ信号を同一
タイミングで出力するデータ出力部と、をそなえて構成
されたことを特徴とする、付記６記載の並列信号自動位
相調整回路。

【００９９】（付記８）該データ出力部が、上記デー
タ信号系列ごとに設けられ、上記選別されたクロック信
号に基づいて動作しうるフリップフロップにより構成さ
れたことを特徴とする、付記７記載の並列信号自動位相
調整回路。（付記９）該データ間位相調整回路が、上記の各調整
回路にて調整されたクロック信号のうちで最も遅れたタ
イミングを有するクロック信号を選別するとともに、選
別されたクロック信号に対応するデータ信号を出力する
クロック選別回路と、該クロック選別回路にて選別され
たクロック信号に基づいて、上記の各データを同一タイ
ミングで出力するデータ出力部と、各データ信号のビッ
ト情報に基づいて、１タイムスロットを超える位相のず
れを補償しうるレジスタ回路部と、をそなえて構成され
たことを特徴とする、付記６記載の並列信号自動位相調
整回路。

【０１００】（付記１０）該レジスタ回路部が、上記
データ信号の系列ごとのデータについてタイムスロット
単位で保持しうるシフトレジスタが、複数段縦続接続さ
れるとともに、上記のデータ信号の系列ごとに設けら
れ、対応するデータ信号の系列における各シフトレジス
タからの出力信号を入力されて、同一データタイミング
抽出用のセレクト信号に基づいて上記の各データを同一
タイミングで出力しうるセレクタを、そなえて構成され
たことを特徴とする、付記９記載の並列信号自動位相調
整回路。

【０１０１】（付記１１）各調整回路に、上記位相比
較情報の温度依存性を補償する温度センサをそなえて構
成されたことを特徴とする、付記１〜３のいずれか１項
に記載の並列信号自動位相調整回路。

【０１０２】

【発明の効果】以上詳述したように、請求項１、２，
４，５記載の本発明によれば、調整回路をそなえたこと
により、発振回路を各データ系列で共用化することで、
各データ系列に対応したＰＬＯをそなえる必要がなく、
装置サイズの縮小化や部品点数の削減によるコスト削減
を図ることができる利点がある。特に、並列ラインの数
が増加した回路を構築する際においても、装置サイズの
増大、ひいてはコスト増大を抑制することができる利点
がある。

【０１０３】また、請求項１記載の本発明によれば、生
成部および調整回路をそなえたことにより、この生成部
にて生成された信号を、発振回路および調整回路におい
て共通に使用することができるので、発振回路および調
整回路にて生成される信号における所定周波数成分の値
を常に等しくすることができ、位相補償機能を更に保持
できる。

【０１０４】さらに、請求項３記載の本発明によれば、
調整回路をそなえたことにより、各データ系列分の可変
遅延器やＰＬＯをそなえる必要がなく、装置サイズの大
幅な縮小化を図るとともに、部品点数の減少によって装
置構成のためのコストを削減することも可能である。

【図面の簡単な説明】

【図１】本発明の第１実施形態にかかる並列信号自動位
相調整回路を示すブロック図である。

【図２】第１実施形態におけるＰＬＯの構成を示すブロ
ック図である。

【図３】第１実施形態における位相比較・遅延回路を示
すブロック図である。

【図４】第１実施形態における位相比較回路を示す図で
ある。

【図５】第１実施形態における位相比較・遅延回路の動
作を説明するための図である。

【図６】第１実施形態における遅延回路を示すブロック
図である。

【図７】第１実施形態における周波数変換回路を示すブ
ロック図である。

【図８】第１実施形態の第１変形例において適用される
光通信システムを示すブロック図である。

【図９】光再生中継器の要部を示すブロック図である。

【図１０】（ａ）は第１実施形態の第１変形例にかかる
並列信号自動位相調整回路を示すブロック図、（ｂ）は
第１実施形態の第１変形例の動作を説明するための図で
ある。

【図１１】第１実施形態の第２変形例にかかる並列信号
自動位相調整回路を示すブロック図である。

【図１２】（ａ），（ｂ）はいずれも第１実施形態の第
１変形例および第２変形例にかかる並列信号自動位相調
整回路の動作の相違を説明するための図である。

【図１３】第１実施形態の第３変形例にかかる並列信号
自動位相調整回路を示すブロック図である。

【図１４】本発明の第２実施形態にかかる並列信号自動
位相調整回路を示すブロック図である。

【図１５】第２実施形態における位相比較・発振回路を
示すブロック図である。

【図１６】本発明の第３実施形態にかかる並列信号自動
位相調整回路を示すブロック図である。

【図１７】第３実施形態における位相補償回路を示すブ
ロック図である。

【図１８】第３実施形態における位相補償回路の要部を
示すブロック図である。

【図１９】装置間においてパラレルディジタル信号が送
受信されるシステムを説明する図である。

【図２０】データとクロックとの間の位相を自動調整す
るための並列信号自動位相調整回路を示す図である。

【図２１】図２０に示す回路の要部構成を示すブロック
図である。

【図２２】パラレル信号を位相調整する回路を示す図で
ある。

【符号の説明】

１，１Ａ〜１Ｃ，１−２，１−３並列信号自動位相調
整回路２Ｎ分周回路１０ Δω発振器（生成部）２０，２０′ ＰＬＯ（発振回路）２１位相比較回路２２ローパスフィルタ２３アンプ２４ＶＣＯ２５周波数変換回路２６Ｎ分周回路３０−１〜３０−ｎ位相比較・遅延回路３０′−１〜３０′−ｎ位相比較・発振回路３１位相比較回路３１ａ反転回路３１ｂ，３１ｃＡＮＤ回路３１ｄコンパレータ３２遅延回路３２ａＣＲ積分回路３２ｂシュミット回路３３発振回路４０−１〜４０−ｎ周波数変換回路（演算回路）４１，４２位相シフト部４３，４４乗算回路４５加算回路５０，５０Ｂデータ間位相調整回路５１クロック選別回路５２−１〜５２−（ｎ−１）Ｄフリップフロップ（デ
ータ出力部）６０レジスタ回路部６１−１〜６１−ｍシフトレジスタ６２セレクタ７０−１〜７０−ｎ温度センサ８０−１〜８０−ｎ位相補償回路（調整回路）８１位相比較器８２電圧発生回路８２ａＡ／Ｄ変換部８２ｂ演算回路８２ｃＤ／Ａ変換部８３位相シフト部８４，８５乗算回路８６加算回路１００Ａ〜１００Ｃ装置１０１，１０４ｅＮ分周回路１０２，１０２−１〜１０２−ｎ位相比較器１０３，１０３−１〜１０３−ｎ可変遅延器１０４，１０４−１〜１０４−ｎＰＬＯ１０４ａ位相比較回路１０４ｂローパスフィルタ１０４ｃアンプ１０４ｄＶＣＯ３０１送信側装置３０２，３０３光再生中継器３０４受信側装置３１０Ｏ／Ｅ変換部３１１シリアル／パラレル変換部３１２パラレル信号処理部３１３パラレル／シリアル変換部３１４Ｅ／Ｏ変換部

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5J106 AA03 BB03 CC01 CC21 CC38 CC41 CC51 CC52 CC58 CC59 DD01 DD02 DD05 DD12 DD13 DD24 FF07 GG10 KK39

Claims

【特許請求の範囲】

【請求項１】クロック信号とともに複数系列のデータ
信号を並列入力されて、上記のクロック信号を、各デー
タ信号に同期するように調整する並列信号自動位相調整
回路であって、上記のデータ信号またはクロック信号として用いられる
周波数よりも小さい所定の周波数の信号を生成する生成
部と、入力されるクロック信号の周波数に対して該生成
部からの上記所定の周波数信号分低い周波数のクロック
信号を発振する発振回路とをそなえるとともに、上記の各データ信号および発振回路からのクロック信号
における位相比較情報と、上記の各データ信号，発振回
路からのクロック信号および生成部からの信号における
周波数情報と、を用いた三角関数演算に基づいて、該発
振回路からのクロック信号を上記対応データ信号に同期
するように調整して出力する調整回路を、上記複数系列
のデータ信号に対応してそなえられたことを特徴とす
る、並列信号自動位相調整回路。
【請求項２】クロック信号とともに複数系列のデータ
信号を並列入力されて、上記のクロック信号を、各デー
タ信号に同期するように調整する並列信号自動位相調整
回路であって、入力されるクロック信号の周波数を所定周波数分低減さ
れた周波数のクロック信号を発振する発振回路をそなえ
るとともに、上記各データ信号の位相および該発振回路からのクロッ
ク信号の位相の位相比較情報と、上記のクロック信号お
よびデータ信号の周波数情報と、上記低減される周波数
情報と、をパラメータとして用いた三角関数演算に基づ
いて、該発振回路からのクロック信号を上記各データ信
号に同期するように調整して出力する調整回路を、上記
複数系列のデータ信号に対応してそなえられたことを特
徴とする、並列信号自動位相調整回路。
【請求項３】クロック信号とともに複数系列のデータ
信号を並列入力されて、上記クロック信号を、各データ
信号に同期するように調整する並列信号自動位相調整回
路であって、上記のクロック信号をデータ信号に同期するように調整
して出力する調整回路を、上記複数系列のデータ信号に
対応してそなえられ、かつ、上記各調整回路が、上記のクロック信号およびデータ信号の位相を比較する
位相比較器と、該位相比較器からの位相比較情報をパラメータとして用
いた三角関数演算に基づいて、上記のクロック信号をデ
ータ信号に同期するように調整して出力する三角関数演
算部と、をそなえて構成されたことを特徴とする、並列
信号自動位相調整回路。
【請求項４】各調整回路が、該生成部からの信号を入力される一方、上記の対応デー
タ信号および調整対象となるクロック信号とを比較し、
比較結果としての位相比較情報を該生成部からの信号に
おける周波数情報とともに出力する位相比較・遅延回路
と、該発振回路からのクロック信号と位相比較・遅延回路か
らの情報とを用いた三角関数演算に基づいて、該発振回
路からのクロック信号を上記対応データ信号に同期する
ように調整して出力する演算回路とを、そなえて構成さ
れたことを特徴とする、請求項１記載の並列信号自動位
相調整回路。
【請求項５】各調整回路が、該発振回路にて低減される上記所定周波数と同一の周波
数情報を発振するとともに上記の対応データ信号および
調整対象となるクロック信号とを比較して、位相差情報
として上記周波数情報として出力する位相比較・発振回
路と、該発振回路からのクロック信号と位相比較・発振回路か
らの情報とをパラメータとして用いた三角関数演算に基
づいて、該発振回路からのクロック信号を上記対応デー
タ信号に同期するように調整して出力する演算回路と
を、そなえて構成されたことを特徴とする、請求項２記
載の並列信号自動位相調整回路。