JP2008211742A - クロック再生装置 - Google Patents

Abstract

【課題】安定した高速動作が可能なクロック再生装置を提供する。
【解決手段】クロック再生装置１は、受信データＤ１からデータ受信用の再生クロックＣＫ１を得るものであって、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１を出力する発振器２１と、発振器２１に直列に接続され、信号Ｓ１のレベルが所定のレベルである場合に、信号Ｓ１に同期した所定周波数の信号Ｓ１を再生クロックＣＫ１として出力する発振器２２とを備える。
【選択図】図１

Description

本発明は、受信データからデータ受信用の再生クロックを得るクロック再生装置に関する。

図５は、従来のクロック再生装置の構成を示すブロック図である。図５に示す通り、従来のクロック再生装置１００は、受信データＤ１０１がリセット端（Ｒｅｓｅｔ）に入力される発振器１０１と、発振器１０１に対して並列に設けられ、受信データＤ１０１の論理をインバータ回路１０３で反転したデータがリセット端に入力される発振器１０２とを備える。発振器１０１は、受信データＤ１０１が「Ｈ（ハイ）」レベルの場合には出力端から所定の周波数の信号を出力し、「Ｌ（ロー）」レベルの場合には発振を停止する。これに対し、発振器１０２は、受信データＤ１０１が「Ｈ」レベルの場合には発振を停止し、「Ｌ」レベルの場合には出力端から所定の周波数の信号を出力する。

発振器１０１，１０２の出力端は、論理和回路（以下、ＯＲ回路という）１０４の入力端にそれぞれ接続されている。ＯＲ回路１０４は、発振器１０１，１０２の出力端から出力される信号の論理和を演算する。この演算結果が受信データＤ１０１と同期した再生クロックＣＫ１０１になる。また、受信データＤ１０１はＤフリップフロップ（ＤＦＦ）１０５のＤ入力端に入力され、再生クロックＣＫ１０１はＤフリップフロップ１０５のクロック端に入力されている。このＤフリップフロップ１０５の出力が再生データＤ１０２となる。周波数制御部１０６は、発振器１０２，１０２の各々の出力端から出力される信号と参照クロックＲＣ１０１とを入力としており、これらの入力信号に基づいて発振器１０１，１０２の発振周波数を制御する。具体的には、発振器１０１，１０２の各々から出力される信号の周波数を一致させる制御を行う。

次に、従来のクロック再生装置１００の動作について説明する。尚、ここでは、発振器１０１，１０２から出力される信号の周波数は一致しているものとし、周波数制御部１０６の制御の詳細については説明を省略する。クロック再生装置１００に入力された受信データＤ１０１は、発振器１０１のリセット端に入力されるとともに、その論理を反転したデータが発振器１０２のリセット端に入力される。受信データＤ１０１が「Ｈ」レベルの場合には、発振器１０１から所定の周波数を有する信号が出力されるが、発振器１０２は発振を停止する。発振器１０１から出力された信号は、ＯＲ回路１０４を介して再生クロックＣＫ１０１として出力される。

他方、受信データＤ１０１が「Ｌ」レベルの場合には、発振器１０２から所定の周波数を有する信号が出力されるが、発振器１０１は発振を停止する。発振器１０２から出力された信号は、ＯＲ回路１０４を介して再生クロックＣＫ１０１として出力される。尚、受信データＤ１０１及び再生クロックＣＫ１０１はＤフリップフロップ１０５に入力されて再生データＤ１０２が出力される。以上の通り、従来のクロック再生装置１００は、受信データＤ１０１のレベルに応じて発振器１０１，１０２が選択的に動作することにより、連続する再生クロックＣＫ１０１を得ている。

尚、従来のクロック再生装置１００の詳細については、例えば以下の非特許文献１を参照されたい。
ユウスケ・オオタ（Yusuke Ota），ロバート・ジー・シュワルツ（Robert G. Swartz），ヴァンス・ディー・アーチャー（Vance D. Archer），スティーブン・ケィ・コロッキ（Steven K. Korotky），ミハイ・バヌ（Mihai Banu），アルフレッド・イー・ダンロップ（Alfred E. Dunlop），「ハイスピード・バーストモード・パケットケイパブル・オプティカル・レシーバ・アンド・インスタンティニアス・クロック・リカバリー・フォー・オプティカル・バス・オペレーション（High-Speed, Burst-Mode, Packet-Capable optical Receiver and Instantaneous Clock Recovery for Optical Bus Operation）」，ジャーナル・オブ・ライトウェーヴ・テクノロジー（Journal of Lightwave Technology），１９９４年２月，Ｖｏｌ．１２，Ｎｏ．２，ｐ．３２５

ところで、近年においては、通信の高速化及び大容量化を実現するために、バックボーン回線にはSONET/SDH（Synchronous Optical NETwork/Synchronous Digital Hierarchy）等の高速な光通信回線が用いられている。また、企業内等に敷設されるＬＡＮ（Local Area Network：ローカルエリアネットワーク）としてはEthernet（登録商標）が用いられることが多いが、近年においては通信速度が１Ｇｂｐｓ（bit Per second）以上のものも普及しつつある。このような高速な通信回線においては、高いビットレートのデータに対しても安定して再生クロックを得ることができるクロック再生装置が必要になる。

しかしながら、上述した従来のクロック再生装置１００は、並列に設けられた発振器１０１，１０２を受信データＤ１０１のレベルに応じて選択的に動作させる構成であるため、発振器１０１，１０２の相対的な遅延時間の差が生ずると高速動作時の安定性に問題が生ずる。具体的には、発振器１０１，１０２の相対的な遅延時間の差があると、発振器１０１，１０２の選択を切り替える時に双方から信号が出力される状況が生じてしまう。かかる状況においては、発振器１０１，１０２の各々から出力される信号がＯＲ回路１０４で演算されることにより再生クロックＣＫ１０１が部分的に長周期となり、再生データＤ１０２にエラーが生ずる等の問題がある。

本発明は上記事情に鑑みてなされたものであり、安定した高速動作が可能なクロック再生装置を提供することを目的とする。

上記課題を解決するために、本発明のクロック再生装置は、受信データ（Ｄ１）からデータ受信用の再生クロック（ＣＫ１）を得るクロック再生装置（１）において、前記受信データのレベルが所定のレベルである場合に、前記受信データに同期した所定周波数の第１信号（Ｓ１）を出力する第１発振器（２１）と、前記第１発振器に直列に接続され、前記第１信号のレベルが所定のレベルである場合に、前記第１信号に同期した所定周波数の第２信号（Ｓ２）を前記再生クロックとして出力する第２発振器（２２）とを備えることを特徴としている。
この発明によると、受信データのレベルが所定のレベルである場合には、受信データに同期した所定周波数の第１信号が第１発振器から出力され、この第１信号のレベルが所定のレベルである場合には、第１信号に同期した所定周波数の第２信号が再生クロックとして第２発振器から出力される。
また、本発明のクロック再生装置は、前記第２発振器が出力する前記第２信号の周波数が、前記第１発振器が出力する前記第１信号の周波数と等しい周波数に設定されていることを特徴としている。
また、本発明のクロック再生装置は、前記第１発振器の前段に設けられ、前記受信データを所定の分周比で分周する分周器（１１）と、前記第２発振器の後段に設けられ、前記第２発振器から出力された前記第２信号を前記分周器の分周比に応じた逓倍比で逓倍する逓倍器（１３）とを備えることを特徴としている。
また、本発明のクロック再生装置は、前記第１発振器が出力する前記第１信号の周波数及び前記第２発振器が出力する前記第２信号の周波数は、少なくとも前記受信データの周波数を前記分周器の分周比で除算して得られる周波数以上に設定されることを特徴としている。
また、本発明のクロック再生装置は、前記第１，第２発振器が、何れもリセット付きリングオシレータであり、前記第１発振器は、前記受信データがリセット端に入力され、前記第２発振器は、前記第１発振器の反転出力端から出力される信号がリセット端に入力されることを特徴としている。
更に、本発明のクロック再生装置は、前記第２発振器から出力される前記第２信号と外部から入力される参照クロックとに基づいて、前記第１，第２発振器の各々から出力される信号の周波数を制御する周波数制御部（２３）を備えることを特徴としている。

本発明によれば、受信データのレベルが所定のレベルである場合に、受信データに同期した所定周波数の第１信号を第１発振器から出力し、この第１信号のレベルが所定のレベルである場合に、第１信号に同期した所定周波数の第２信号を再生クロックとして第２発振器から出力しているため、仮に第１発振器と第２発振器との間に相対的な遅延時間の差があったとしても安定した高速動作が可能であるという効果がある。

以下、図面を参照して本発明の一実施形態によるクロック再生装置について詳細に説明する。図１は、本発明の一実施形態によるクロック再生装置の構成を示すブロック図である。図１に示す通り、本実施形態のクロック再生装置１は、分周器１１、再生クロック生成部１２、逓倍器１３、及びＤフリップフロップ（ＤＦＦ）１４を備えており、入力される受信データＤ１から再生クロックＣＫ１を得るとともに再生データＤ２を得るものである。本実施形態のクロック再生装置１は、受信データＤ１の速度が低速（例えば、数Ｍｂｐｓ）であっても高速（例えば、数十Ｇｂｐｓ）であっても対応可能であるが、ここでは、受信データＤ１の速度が１０Ｇｂｐｓである場合を例に挙げて説明する。

分周器１１は、再生クロック生成部１２の前段に設けられており、受信データＤ１を所定の分周比Ｎ（Ｎは１以上の整数）で分周する。尚、本実施形態では、説明を簡単にするために、分周器１１の分周比Ｎは「１」に設定されているとする。再生クロック生成部１２は、発振器２１（第１発振器）、発振器２２（第２発振器）、及び周波数制御部２３を備えており、分周器１１を介した受信データＤ１から再生クロックを生成する。

発振器２１は、受信データＤ１のレベルが所定のレベルである場合に、受信データＤ１に同期した所定周波数の信号Ｓ１（第１信号）を出力する。発振器２２は、発振器２１に直列に接続されており、発振器２１から出力される信号Ｓ１のレベルが所定のレベルである場合に、その信号Ｓ１に同期した所定周波数の信号Ｓ２（第２信号）を出力する。尚、この信号Ｓ２が逓倍器１３で逓倍されることにより再生クロックＣＫ１となる。

次に、発振器２１，２２について詳細に説明する。図２は、発振器２１，２２の構成を示す回路図である。図２に示す通り、発振器２１，２２は、論理積回路（以下、ＡＮＤ回路という）３１、バッファ回路３２、奇数個のインバータ回路３３ａ〜３３ｎ、及びインバータ回路３４を備える。ＡＮＤ回路３１の一方の入力端Ｔ１は発振器２１，２２のリセット端（Ｒｅｓｅｔ）に相当する。このＡＮＤ回路３１の出力端にはバッファ回路３２が接続されており、バッファ回路３２の出力端にはインバータ回路３３ａ〜３３ｎが縦続接続されている。インバータ回路３３ａ〜３３ｎのうちの最終段のインバータ回路３３ｎの出力端がＡＮＤ回路３１の他方の入力端に接続されている。これにより、リセット付きリングオシレータが構成されている。

また、インバータ回路３３ｎの出力端は端子Ｔ２とインバータ回路３４の入力端とに接続されており、インバータ回路３４の出力端は端子Ｔ３に接続されている。ここで、図２に示す端子Ｔ２は発振器２１，２２の出力端（非反転出力端）Ｑに相当し、端子Ｔ３は反転出力端Ｑ￣に相当する。尚、本明細書では、表記の都合上、記号「Ｑ」の上部に記号「￣」付されたものを記号「Ｑ￣」で表す。更に、リングオシレータの一部を構成するバッファ回路３２及びインバータ回路３３ａ〜３３ｎは端子Ｔ２に接続されている。この端子Ｔ２は、周波数制御部２３からの周波数制御信号が入力される発振器２１，２２の周波数制御信号入力端Ｃに相当するものである。

上記構成の発振器２１，２２において、端子Ｔ１に「Ｈ（ハイ）」レベルの信号が入力されると、ＡＮＤ回路３１が開状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に接続されてリングオシレータが発振状態になる。これにより、インバータ回路３３ａ〜３３ｎの段数に応じた周波数を有する信号が端子Ｔ２から出力され、その論理を反転した信号が端子Ｔ３から出力される。これに対し、端子Ｔ１に「Ｌ（ロー）」レベルの信号が入力されると、ＡＮＤ回路３１が閉状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に分離されてリングオシレータの発振が停止する。

発振器２２が出力する信号Ｓ２の周波数は、発振器２１が出力する信号Ｓ１の周波数と等しい周波数に設定されている。尚、ここでいう「等しい周波数」とは、信号Ｓ１，Ｓ２の周波数が完全一致する場合のみを意味するのではく、回路誤差等に起因する多少の誤差は許容される意である。また、発振器２１が出力する信号Ｓ１及び発振器２２が出力する信号Ｓ２の周波数は、少なくとも受信データＤ１の周波数を分周器１１の分周比で除算して得られる周波数以上に設定される。受信データＤ１の周波数（速度）が１０Ｇｂｐｓであり、分周器１１の分周比が「１」である場合には、信号Ｓ１及び信号Ｓ２の周波数は１０ＧＨｚ以上に設定される。また、受信データＤ１の周波数（速度）が１０Ｇｂｐｓであって、分周器１１の分周比が「２」に設定された場合には、信号Ｓ１，Ｓ２の周波数は５ＧＨｚ以上に設定される。

図１を参照すると、分周器１１の出力端は発振器２１のリセット端に接続され、発振器２１の反転出力端Ｑ￣は発振器２２のリセット端に接続されている。つまり、発振器２１は、分周器１１を介した受信データＤ１によって発振状態が制御され、発振器２２は、発振器２１から出力される信号Ｓ１によって発振状態が制御される。また、発振器２２の非反転出力端Ｑから出力される信号が信号Ｓ２とされている。

周波数制御部２３は、発振器２３の非反転出力端Ｑから出力される信号Ｓ２と、外部からの参照クロックＲＣ１とを入力としており、これらの入力信号に基づいて発振器２１，２２の発振周波数を制御する。具体的には、発振器２１，２２の各々から出力される信号Ｓ１，Ｓ２の周波数を一致させる制御を行う。かかる制御を行うことで、温度変動によって発振器２１，２２の発振周波数が変わった場合でも、信号Ｓ１，Ｓ２の周波数を一致させることができる。

逓倍器１３は、発振器２２の後段に設けられており、発振器２２から出力された信号Ｓ２を分周器１１の分周比Ｎに応じた逓倍比Ｍ（Ｍは１以上の整数）で逓倍する。具体的には、分周器１１の分周比Ｎが「１」である場合には、逓倍器１３の逓倍比Ｍは「１」に設定される。また、分周器１１の分周比Ｎが「２」である場合には、逓倍器１３の逓倍比Ｍは「２」に設定される。即ち、受信データＤ１の周波数（速度）が分周器１１で１／Ｎにされた場合には、発振器２２から出力される信号Ｓ２の周波数はＭ倍にされる。尚、本実施形態では、説明を簡単にするために、逓倍器１３の逓倍比Ｍは「１」に設定されているとする。

発振器２２から出力される信号Ｓ２が逓倍器１３で逓倍されることにより再生クロックＣＫ１となる。また、受信データＤ１はＤフリップフロップ１４のＤ入力端に入力され、再生クロックＣＫ１はＤフリップフロップ１４のクロック端に入力されている。このＤフリップフロップ１４の出力が再生データＤ２となる。

次に、本実施形態のクロック再生装置１の動作について説明する。図３は、本発明の一実施形態によるクロック再生装置の動作を説明するためのタイミングチャートである。尚、図３に示す信号Ｓ０は、発振器２１の非反転出力端Ｑから出力される信号を示している。図３に示す受信データＤ１（周波数（速度）が１０Ｇｂｐｓの信号）が入力されると、この受信データＤ１は分周器１１を介して再生クロック生成部１２に設けられた発振器２１のリセット端に入力される。尚、本実施形態では、分周器１１の分周比Ｎが「１」に設定されているため、図３に示す受信データＤ１がそのまま発振器２１のリセット端に入力される。

発振器２１のリセット端に入力される受信データＤ１が「Ｈ」レベルである場合には、図２に示すＡＮＤ回路３１が開状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に接続されてリングオシレータが発振状態になる。これにより、インバータ回路３３ａ〜３３ｎの段数に応じた周波数（本実施形態では、１０ＧＨｚ）を有する信号Ｓ０が非反転出力端Ｑから出力されるとともに、その論理を反転した信号Ｓ１が反転出力端Ｑ￣から出力される。

図３に示す例において、受信データＤ１は時刻ｔ１〜ｔ４の各々において立ち上がっており、時刻ｔ１，ｔ４の立ち上がりでは１周期の期間、時刻ｔ２，ｔ３の立ち上がりでは２周期の期間だけ「Ｈ」レベルが維持されている。このため、発振器２１の非反転出力端Ｑからは、時刻ｔ１，ｔ４の立ち上がりから１周期の期間、時刻ｔ２，ｔ３の立ち上がりから２周期の期間の各々において、周波数が１０ＧＨｚである信号Ｓ０が出力される。尚、この信号Ｓ０は、図３に示す通り、時刻ｔ１〜ｔ４の各々において受信データＤ１に同期した正のパルス状の信号である。

一方、発振器２１のリセット端に入力される受信データＤ１が「Ｌ」レベルである場合には、図２に示すＡＮＤ回路３１が閉状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に分離されてリングオシレータは発振停止状態になる。このため、発振器２１の非反転出力端Ｑから信号Ｓ０は出力されない（信号Ｓ０のレベルは「Ｌ」に維持される）。

尚、発振器２１の反転出力端Ｑ￣からは、非反転出力端Ｑから出力される信号Ｓ０の論理を反転した信号Ｓ１が出力される。つまり、受信データＤ１が「Ｈ」レベルである場合には、時刻ｔ１〜ｔ４の各々において受信データＤ１に同期した周波数が１０ＧＨｚの負のパルス状の信号であって、受信データＤ１が「Ｌ」レベルである場合にはレベルが「Ｈ」レベルに維持される信号Ｓ１が出力される。

発振器２１の反転出力端Ｑ￣から出力された信号Ｓ１は、発振器２２のリセット端に入力される。発振器２２のリセット端に入力される信号Ｓ１が「Ｌ」レベルである場合には、図２に示すＡＮＤ回路３１が閉状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に分離されてリングオシレータは発振停止状態になる。このため、信号Ｓ１が「Ｈ」レベルから「Ｌ」レベルに立ち下がると、この立ち下がりに同期して信号Ｓ２は「Ｌ」レベルになる。

図３に示す例において、信号Ｓ１は時刻ｔ１〜ｔ４の各々において立ち下がっており、また時刻ｔ２，ｔ３から信号Ｓ１の１周期分の時間が経過した時点においても立ち下がっている。このため、発振器２１の非反転出力端Ｑから出力される信号Ｓ２は、これらの立ち下がりの各々の時点において「Ｈ」レベルから「Ｌ」レベルに立ち下がる。

一方、発振器２２のリセット端に入力される信号Ｓ１が「Ｈ」レベルである場合には、図２に示すＡＮＤ回路３１が開状態になってインバータ回路３３ｎの出力端とバッファ回路３２の入力端とが電気的に接続されてリングオシレータが発振状態になる。これにより、インバータ回路３３ａ〜３３ｎの段数に応じた周波数（本実施形態では、１０ＧＨｚ）を有する信号Ｓ２が非反転出力端Ｑから出力される。

図３に示す例において、発振器２２のリセット端に入力される信号Ｓ１が「Ｌ」レベルから「Ｈ」レベルに立ち上がる度に発振器２２が備えるリングオシレータが発振状態になり、非反転出力端Ｑから出力される信号Ｓ２は、これらの立ち上がりの各々の時点において「Ｌ」レベルから「Ｈ」レベルに立ち上がる。信号Ｓ１のレベルが「Ｈ」レベルに維持される間はリングオシレータが発振状態にあるため、発振器２２の非反転出力端Ｑからは周波数が１０ＧＨｚの信号Ｓ２が継続して出力される。

このようにして、発振器２２の非反転出力端Ｑからは、信号Ｓ１の立ち上がり及び立ち下がりにそれぞれ同期し、周波数が１０ＧＨｚであって連続する信号Ｓ２が出力される。この信号Ｓ２は、逓倍器１３を介して再生クロックＣＫ１として出力される。尚、本実施形態では、逓倍器１３の逓倍Ｍが「１」に設定されているため、図３に示す信号Ｓ２がそのまま再生クロックＣＫ１として出力される。また、受信データＤ１は、Ｄフリップフロップ１４のＤ入力端に入力され、再生クロックＣＫ１はＤフリップフロップ１４のクロック端に入力される。再生クロックＣＫ１が入力される度にＤ入力端に入力される受信データＤ１が出力され、これにより再生データＤ２が得られる。

次に、非同期のパケットデータが受信データＤ１として入力された場合の動作について説明する。図４は、非同期のパケットデータ入力された場合に得られる再生クロックの一例を示す図である。いま、図４に示す通り、時刻ｔ１１以前はパケットデータＰＤ１が受信データＤ１として入力され、時刻ｔ１１から所定の時間経過した時刻ｔ１２においてパケットデータＰＤ１とは非同期の新たなパケットＰＤ２が受信データＤ１として入力されるとする。

パケットデータＰＤ１が入力されている時刻ｔ１１以前において、クロック再生装置１によって得られる再生クロックＣＫ１はパケットデータＰＤ１に同期したものである。パケットデータＰＤ１が時刻ｔ１１において終了すると、時刻ｔ１１〜ｔ１２の期間においては、パケットデータＰＤ１の終了時点（時刻ｔ１１）に同期した一定周波数（１０ＧＨｚ）の再生クロックＣＫ１が得られる。

時刻ｔ１２において新たなパケットデータＰＤ２が入力されると、クロック再生装置１はパケットデータＰＤ２に同期した再生クロックＣＫ１を出力する。以上の通り、本実施形態のクロック再生装置１は、受信データＤ１として入力されるデータが非同期のデータであっても、そのデータの各々に同期した連続する再生クロックＣＫ１を得ることができる。

以上の通り、本実施形態のクロック再生装置１は、入力される信号のレベルが「Ｈ」レベルである場合に入力される信号に同期した所定周波数の信号を出力する発振器２１，２２を直列接続した構成である。このため、仮に発振器２１，２２間に相対的な遅延時間の差があったとしても、図５に示す従来のクロック再生装置１００のような不具合は生じない。よって、入力される受信データＤ１が高速であってもその受信データＤ１に応じた連続した再生クロックＣＫ１を得ることができ、安定した高速動作が可能である。

また、本実施形態のクロック再生装置１は、発振器２１，２２を直列接続した簡素な構成を基本構成とするため、小型化及びコストの低減を図ることができるとともに低消費電力を実現することができる。更に、本実施形態のクロック再生装置１は、受信データＤ１が数十Ｇｂｐｓと高速な場合のみならず、数Ｍｂｐｓと低速な場合であっても適用が可能であるため、種々の用途に使用することができる。

以上、本発明の一実施形態によるクロック再生装置について説明したが、本発明は上記実施形態に制限されることなく、本発明の範囲内で自由に変更が可能である。例えば、上記実施形態では、発振器２１の反転出力端Ｑ￣から出力される信号Ｓ１を発振器２２のリセット端に入力させる構成について説明したが、発振器２１の非反転出力端Ｑから出力される信号（Ｓ０）を発振器２２に入力させる構成であってもよい。かかる構成の場合には、発振器２２として、「Ｌ」レベルの信号が入力されると発振状態になり、「Ｈ」レベルの信号が入力されると発振停止状態になるものを用いる必要がある。

本発明の一実施形態によるクロック再生装置の構成を示すブロック図である。 発振器２１，２２の構成を示す回路図である。 本発明の一実施形態によるクロック再生装置の動作を説明するためのタイミングチャートである。 非同期のパケットデータ入力された場合に得られる再生クロックの一例を示す図である。 従来のクロック再生装置の構成を示すブロック図である。

符号の説明

１ クロック再生装置
１１ 分周器
１３ 逓倍器
２１，２２ 発振器
２３ 周波数制御部
ＣＫ１ 再生クロック
Ｄ１ 受信データ
Ｓ１，Ｓ２ 信号

Claims (6)

1. 受信データからデータ受信用の再生クロックを得るクロック再生装置において、
   前記受信データのレベルが所定のレベルである場合に、前記受信データに同期した所定周波数の第１信号を出力する第１発振器と、
   前記第１発振器に直列に接続され、前記第１信号のレベルが所定のレベルである場合に、前記第１信号に同期した所定周波数の第２信号を前記再生クロックとして出力する第２発振器と
   を備えることを特徴とするクロック再生装置。
2. 前記第２発振器が出力する前記第２信号の周波数は、前記第１発振器が出力する前記第１信号の周波数と等しい周波数に設定されていることを特徴とする請求項１記載のクロック再生装置。
3. 前記第１発振器の前段に設けられ、前記受信データを所定の分周比で分周する分周器と、
   前記第２発振器の後段に設けられ、前記第２発振器から出力された前記第２信号を前記分周器の分周比に応じた逓倍比で逓倍する逓倍器と
   を備えることを特徴とする請求項１又は請求項２記載のクロック再生装置。
4. 前記第１発振器が出力する前記第１信号の周波数及び前記第２発振器が出力する前記第２信号の周波数は、少なくとも前記受信データの周波数を前記分周器の分周比で除算して得られる周波数以上に設定されることを特徴とする請求項３記載のクロック再生装置。
5. 前記第１，第２発振器は、何れもリセット付きリングオシレータであり、
   前記第１発振器は、前記受信データがリセット端に入力され、
   前記第２発振器は、前記第１発振器の反転出力端から出力される信号がリセット端に入力される
   ことを特徴とする請求項１から請求項４の何れか一項に記載のクロック再生装置。
6. 前記第２発振器から出力される前記第２信号と外部から入力される参照クロックとに基づいて、前記第１，第２発振器の各々から出力される信号の周波数を制御する周波数制御部を備えることを特徴とする請求項１から請求項５の何れか一項に記載のクロック再生装置。

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