KR20130137310A - 인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법 - Google Patents

Abstract

인터페이스 회로는 병렬화부 및 경로 전환부를 포함한다. 상기 병렬화부는 전송 라인을 통하여 수신되는 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력한다. 상기 경로 전화부는 상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다.

Description

인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법{Interface circuit, interface system and interfacing method}

본 발명은 신호 전송에 관한 것으로서, 더욱 상세하게는 병렬 인터페이스를 갖는 장치들 사이의 직렬 통신을 위한 인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법에 관한 것이다.

최근 반도체 집적 기술의 발달에 따라서 애플리케이션 프로세서, 메모리 장치, 디스플레이 장치 등과 같은 다양한 전자 장치들의 소형화, 고성능화 및 고속화가 진행되고 있다. 이러한 소형화, 고성능화 및 고속화에 따라서 전자 장치들 사이의 데이터 전송의 고속화 및 데이터 전송 라인들의 감소가 요구되고 있다.

이러한 요구에 부응하여 하나의 장치로부터 제공되는 병렬 신호들을 직렬화하여 전송하고 수신된 직렬 신호를 다시 병렬 신호들로 병렬화하여 다른 장치로 제공하는 직렬 통신이 널리 이용되고 있다. 종래의 직렬 통신에서는, 직렬화 및 병렬화의 인터페이스 과정에서 헤더와 테일과 같은 과도한 부가적인 정보 및/또는 프레임의 동기화를 위한 복잡한 인코딩과 디코딩 과정이 수반되므로 데이터 전송의 레이턴시가 증가하고 복잡한 로직들이 추가되어야 한다.

상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은, 실시간 신호 전송에 의해 레이턴시를 감소시키고 높은 대역폭의 신호 전송을 구현할 수 있는 인터페이스 회로를 제공하는 것이다.

본 발명의 다른 목적은, 상기 인터페이스 회로를 포함하는 인터페이스 시스템을 제공하는 것이다.

본 발명의 또 다른 목적은, 실시간 신호 전송에 의해 레이턴시를 감소시키고 높은 대역폭의 신호 전송을 구현할 수 있는 인터페이싱 방법을 제공하는 것이다.

상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 인터페이스 회로는 병렬화부 및 경로 전환부를 포함한다.

상기 병렬화부는 전송 라인을 통하여 수신되는 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력한다. 상기 경로 전화부는 상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다.

상기 경로 전환부는 상기 직렬 신호의 생성을 위해 사용된 신호들의 직렬화 순서와 동일하도록 상기 매칭 병렬 신호들의 출력 순서를 동기화할 수 있다.

상기 경로 전환부는 상기 매칭 병렬 신호들을 각각 출력하는 복수의 매칭 출력 단자들을 포함하고, 상기 검출 결과에 기초하여 상기 프레임 신호가 첫 번째 매칭 출력 단자를 통하여 출력되고 상기 프레임 신호를 제외한 나머지 수신 병렬 신호들이 나머지 매칭 출력 단자들을 통하여 순차적으로 출력되도록 상기 출력 경로를 전환할 수 있다.

상기 경로 전환부는, 상기 수신 병렬 신호들 중에서 상기 프레임 신호를 검출하여 상기 검출 결과에 상응하는 매칭 제어 신호를 발생하는 검출 제어부; 및 상기 매칭 제어 신호에 응답하여 상기 수신 병렬 신호들을 입력받는 매칭 입력 단자들과 상기 매칭 병렬 신호들을 출력하는 매칭 출력 단자들의 연결을 제어하는 매칭 블록을 포함할 수 있다.

상기 검출 제어부는, 상기 수신 병렬 신호들을 상기 프레임 코드와 각각 비교하여 복수의 검출 신호들을 출력하는 복수의 검출 유닛들을 포함하는 프레임 검출부; 및 상기 검출 신호들에 기초하여 상기 매칭 제어 신호를 발생하는 제어부를 포함할 수 있다.

상기 각각의 검출 유닛은, 상기 각각의 수신 병렬 신호의 각 비트들을 순차적으로 쉬프트하여 저장하는 복수의 플립플롭들을 포함하는 쉬프트 레지스터; 상기 프레임 코드의 각 비트들을 저장하는 코드 저장부; 및 상기 쉬프트 레지스터의 출력들과 상기 코드 저장부의 출력들을 비교하여 상기 각각의 검출 신호를 출력하는 비교부를 포함할 수 있다.

상기 검출 유닛들은 상기 제어부로부터 제공되는 복수의 인에이블 신호들에 응답하여 각각 인에이블되고, 상기 제어부는 상기 프레임 신호의 검출이 완료된 경우, 상기 프레임 신호를 검출한 검출 유닛을 제외한 나머지 검출 유닛들로 제공되는 인에이블 신호들을 비활성화할 수 있다.

상기 매칭 블록은 상기 각각의 수신 병렬 신호를 입력받아 복수의 출력 단자들 중에서 상기 매칭 제어 신호에 상응하는 출력 단자로 상기 각각의 매칭 병렬 신호를 출력하는 복수의 멀티플렉서들을 포함할 수 있다.

상기 각각의 멀티플렉서의 출력 단자들과 상기 매칭 출력 단자들은 상기 멀티플렉서들에 대하여 서로 다르게 연결되고, 상기 멀티플렉서들은 동일한 값을 갖는 상기 매칭 제어 신호를 공통으로 수신할 수 있다.

상기 각각의 멀티플렉서의 출력 단자들과 상기 매칭 출력 단자들은 상기 멀티플렉서들에 대하여 모두 동일하게 연결되고, 상기 멀티플렉서들은 서로 다른 값을 갖는 상기 매칭 제어 신호를 각각 수신할 수 있다.

상기 프레임 신호는 상기 복수 비트의 프레임 코드 및 상기 인터페이스 회로의 제어를 위한 복수 비트의 제어 코드를 주기적으로 포함할 수 있다.

상기 직렬 신호는 광학적 전송 라인을 통하여 수신되는 광신호일 수 있다. 상기 인터페이스 회로는 상기 광학적 전송 라인에 연결되어 상기 광신호를 전기적 직렬 신호로 변환하기 위한 광전 변환기: 및 상기 전기적 신호에 기초하여 복원 클록 신호를 발생하고, 상기 복원 클록 신호에 기초하여 상기 전기적 직렬 신호를 샘플링하여 리타임 직렬 신호를 출력하는 클록-데이터 복원 회로를 더 포함할 수 있다.

상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 인터페이스 시스템은 적어도 하나의 전송 라인, 제1 인터페이스 회로 및 상기 적어도 하나의 전송 라인을 통하여 상기 제1 인터페이스 회로와 연결된 제2 인터페이스 회로를 포함한다. 상기 제1 인터페이스 회로는 병렬화부 및 경로 전환부를 포함한다. 상기 병렬화부는 상기 적어도 하나의 전송 라인을 통하여 수신되는 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력한다. 상기 경로 전환부는 상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다.

상기 제2 인터페이스 회로는, 상기 프레임 신호를 발생하는 비트 스트림 발생기; 및 상기 프레임 신호를 포함하는 복수의 송신 병렬 신호들을 순차적으로 직렬화하여 상기 적어도 하나의 전송 라인을 통하여 상기 직렬 신호를 출력하는 직렬화부를 포함할 수 있다.

상기 경로 전환부는 상기 직렬화부로 입력되는 상기 송신 병렬 신호들의 직렬화 순서와 동일하도록 상기 매칭 병렬 신호들의 출력 순서를 동기화할 수 있다.

상기 제1 인터페이스 회로는 상기 제2 인터페이스 회로로의 직렬 신호 송신을 위한 상기 비트 스트림 발생기 및 상기 직렬화부를 더 포함하고, 상기 제2 인터페이스 회로는 상기 제1 인터페이스 회로로부터의 직렬 신호 송신을 위한 병렬화부 및 상기 경로 전환부를 더 포함할 수 있다. 상기 인터페이스 시스템은 양방향 통신을 수행할 수 있다.

상기 제1 인터페이스 회로 및 상기 제2 인터페이스 회로는 메모리 콘트롤러 및 메모리 장치 사이의 신호 전송을 인터페이싱할 수 있다.

상기 또 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 인터페이싱 방법은, 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 발생하는 단계; 상기 프레임 신호를 포함하는 복수의 송신 병렬 신호들을 직렬화하여 직렬 신호를 전송 라인을 통하여 전송하는 단계; 상기 전송 라인을 통하여 수신되는 상기 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력하는 단계; 상기 수신 병렬 신호들 중에서 상기 프레임 신호를 검출하는 단계; 및 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력하는 단계를 포함한다.

상기 인터페이싱 방법은 전송되는 신호들을 복수의 그룹들로 분할하는 단계를 더 포함할 수 있고, 상기 각 그룹의 신호들에 대하여 각각 상기 직렬화, 상기 병렬화, 상기 프레임 신호의 검출 및 상기 출력 경로의 전환을 수행할 수 있다.

본 발명의 실시예들에 따른 인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법은, 하나의 프레임 신호를 이용한 신속한 멀티플렉싱 동작에 의해 실시간으로 프레임 동기화를 수행함으로써 과도한 로직의 추가 없이 시스템의 집적도를 증가시킬 수 있고 신호 전송의 레이턴시를 감소하여 시스템의 성능을 향상시킬 수 있다.

본 발명의 실시예들에 따른 인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법은, 인터페이싱되는 장치들의 기존의 병렬 인터페이스를 변경함이 없이 그대로 사용할 수 있다.

또한, 본 발명의 실시예들에 따른 인터페이스 회로, 이를 포함하는 인터페이스 시스템 및 인터페이싱 방법은, 인터페이싱되는 장치들의 동작 속도, 전송 신호들의 종류 및 인터페이스 시스템의 특성 등을 고려하여 전송 신호들의 그룹들을 적절하게 구성함으로써 높은 대역폭의 신호 전송을 구현할 수 있다.

도 1은 본 발명의 실시예들에 따른 인터페이스 회로를 나타내는 블록도이다.
도 2는 도 1의 인터페이스 회로가 수신하는 직렬 신호의 일 예를 나타내는 도면이다.
도 3은 도 1의 인터페이스 회로에 포함되는 경로 전환부에서 검출되는 프레임 신호의 일 예를 나타내는 도면이다.
도 4는 도 1의 인터페이스 회로에 포함되는 매칭 블록으로 입력되는 수신 병렬 신호들의 일 예를 나타내는 도면이다.
도 5는 도 1의 인터페이스 회로에 포함되는 매칭 블록으로부터 출력되는 매칭 병렬 신호들의 일 예를 나타내는 도면이다.
도 6은 도 1의 인터페이스 회로에 포함되는 검출 제어부의 일 예를 나타내는 블록도이다.
도 7은 도 6의 검출 제어부에 포함되는 프레임 검출부의 일 예를 나타내는 블록도이다.
도 8은 도 7의 프레임 검출부에 포함되는 검출 유닛의 일 예를 나타내는 도면이다.
도 9는 도 6의 검출 제어부의 동작의 일 예를 나타내는 타이밍도이다.
도 10은 본 발명의 실시예들에 따른 인터페이싱 방법을 나타내는 순서도이다.
도 11은 본 발명의 실시예들에 따른 인터페이스 시스템을 나타내는 블록도이다.
도 12는 도 11의 인터페이스 시스템의 직렬화 과정을 설명하기 위한 도면이다.
도 13은 도 11의 인터페이스 시스템에 포함되는 병렬화부로부터 출력되는 수신 병렬 신호들의 일 예를 나타내는 도면이다.
도 14는 도 13의 수신 병렬 신호들에 상응하는 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 출력 경로의 일 예를 나타내는 도면이다.
도 15는 도 14의 출력 경로를 통하여 도 11의 인터페이스 시스템에 포함되는 매칭 블록으로부터 출력되는 매칭 병렬 신호들의 일 예를 나타내는 도면이다.
도 16은 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 일 예를 나타내는 도면이다.
도 17은 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 다른 예를 나타내는 도면이다.
도 18은 도 17의 매칭 블록에 제공되는 매칭 제어 신호의 일 예를 나타내는 도면이다.
도 19는 본 발명의 실시예들에 따른 인터페이싱 방법을 나타내는 순서도이다.
도 20은 본 발명의 실시예들에 따른 인터페이스 시스템에 사용되는 프레임 신호의 일 예를 나타내는 도면이다.
도 21은 도 20의 프레임 신호에 상응하는 매칭 출력 신호들의 일 예를 나타내는 도면이다.
도 22는 본 발명의 실시예들에 따른 광 인터페이스 시스템을 나타내는 블록도이다.
도 23은 도 22의 광 인터페이스 시스템에 포함되는 클록-데이터 복원 회로의 일 예를 나타내는 도면이다.
도 24는 본 발명의 실시예들에 따른 양방향 인터페이스 시스템을 나타내는 블록도이다.
도 25는 본 발명의 실시예들에 따른 인터페이스 시스템을 나타내는 블록도이이다.
도 26은 본 발명의 실시예들에 따른 메모리 인터페이스 시스템을 나타내는 블록도이다.
도 27은 본 발명의 실시예들에 따른 인터페이스 회로가 적용된 저장 장치를 나타내는 블록도이다.
도 28은 본 발명의 실시예들에 따른 인터페이싱 방법을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.
<도면의 주요 부분에 대한 부호의 설명>
100, DES: 병렬화부(deserializer) 150, SER: 직렬화부
200: 경로 전환부 300: 검출 제어부
400: 매칭 블록 550: 비트 스트림 발생기
RPi: 수신 병렬 신호 MRPi: 매칭 병렬 신호
FRC: 프레임 코드 CNC: 제어 코드
BT: 프레임 신호 MCON: 매칭 제어 신호

본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.

본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.

이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.

도 1은 본 발명의 실시예들에 따른 인터페이스 회로를 나타내는 블록도이다.

도 1을 참조하면, 인터페이스 회로(10)는 병렬화부(deserializer)(DES)(100) 및 경로 전환부(path converter)(PTHC)(200)를 포함한다. 도 1에는 수신된 직렬 신호를 인터페이싱하기 위한 수신 인터페이스 회로가 도시되어 있다.

병렬화부(100)는 전송 라인(TLN)을 통하여 수신되는 직렬 신호(SR)를 병렬화하여 복수의 수신 병렬 신호들(RP1~RPk)을 출력한다. 경로 전환부(200)는 수신 병렬 신호들(RP1~RPk) 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고, 상기 검출 결과에 기초하여 수신 병렬 신호들(RP1~RPk)의 출력 경로를 전환하여 수신 병렬 신호들(RP1~RPk)을 재배열한 복수의 매칭 병렬 신호들(MRP1~MRPk)을 출력한다.

병렬화부(100)는 전송 라인(TLN)에 연결된 입력 단자(SI)로 직렬 신호(SR)를 수신하고 직렬 신호(SR)의 비트율(bit rate)에 상응하는 주파수를 갖는 클록 신호를 이용하여 직렬 신호(SR)에 포함된 비트들을 순차적으로 샘플링할 수 있다. 샘플링된 비트들은 병렬화부(100)의 복수의 출력 단자들(PO1~POk)을 통하여 수신 병렬 신호들(RP1~RPk)로서 순차적으로 출력된다.

예를 들어, 수신 병렬 신호들(RP1~RPk)의 개수가 k인 경우 수신 병렬 신호들(RP1~RPk)의 비트율은 직렬 신호(SR)의 비트율의 1/k 이 된다. 후술하는 바와 같이, 병렬화부(100)는 외부 클록 신호 및/또는 복원 클록 신호를 이용하여 병렬화 동작을 수행할 수 있으며, 이를 위하여 인터페이스 회로(10)는 클록 체배기, 클록 분배기 및/또는 클록-데이터 복원 회로를 포함할 수 있다.

도 2 내지 5를 참조하여 후술하는 바와 같이, 직렬 신호(SR)에는 프레임 코드(FRC)의 각 비트들이 주기적으로 포함될 수 있고, 수신 병렬 신호들(RP1~RPk) 중 하나는 프레임 코드(FRC)가 주기적으로 반복되는 프레임 신호(BT)에 해당할 수 있다. 경로 전환부(200)는 수신 병렬 신호들(RP1~RPk) 중에서 이러한 프레임 신호(BT)를 검출하고, 상기 검출 결과에 기초하여 수신 병렬 신호들(RP1~RPk)의 출력 경로를 전환한다.

여기서 출력 경로의 전환이라 함은 멀티플렉싱 동작에 의해 수신 병렬 신호들(RP1~RPk)이 입력되는 단자들과 출력되는 단자들의 연결을 전환한다는 것을 나타낸다. 즉, 경로 전환부(200)는 샘플링된 비트들을 메모리나 버퍼 등에 저장하고 이러한 저장된 비트들을 분석하거나 디코딩하는 과정 없이 단자들 사이의 연결을 전환함으로써 실시간으로 프레임 동기화를 수행할 수 있다.

경로 전환부(200)는 매칭 병렬 신호들(MRP~MRPk)을 각각 출력하는 복수의 매칭 출력 단자들(MO1~MOk)을 포함할 수 있다. 예를 들어, 경로 전환부(200)는 상기 프레임 신호(BT)의 검출 결과에 기초하여 프레임 신호(BT)가 첫 번째 매칭 출력 단자(MO1)를 통하여 출력되고 프레임 신호(BT)를 제외한 나머지 수신 병렬 신호들이 나머지 매칭 출력 단자들(MO2~MOk)을 통하여 순차적으로 출력되도록 상기 출력 경로를 전환할 수 있다.

도 1에 도시된 바와 같이, 경로 전환부(200)는 검출 제어부(detection-control circuit)(DETC)(300) 및 매칭 블록(matching block)(MCH)(400)을 포함할 수 있다.

검출 제어부(300)는 수신 병렬 신호들(RP1~RPk) 중에서 프레임 신호(BT)를 검출하여 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)를 발생할 수 있다. 매칭 블록(400)은 매칭 제어 신호(MCON)에 응답하여 수신 병렬 신호들(RP1~RPk)을 입력받는 매칭 입력 단자들(MI1~MIk)과 매칭 병렬 신호들(MRP1~MRPk)을 출력하는 매칭 출력 단자들(MO1~MOk)의 연결을 제어할 수 있다. 검출 제어부(300)와 매칭 블록(400)의 구체적인 구성 및 동작에 대해서는 후술하기로 한다.

이와 같이, 본 발명의 실시예들에 따른 인터페이스 회로(10)는 수신된 신호들을 저장하거나 디코딩하는 과정을 수반하지 않고, 간단하고 신속한 멀티플렉싱 동작에 의해 매칭 병렬 신호들(MRP1~MRPk)의 출력 순서의 동기화, 즉 프레임 동기화를 수행할 수 있다.

도 2는 도 1의 인터페이스 회로가 수신하는 직렬 신호의 일 예를 나타내는 도면이고, 도 3은 도 1의 인터페이스 회로에 포함되는 경로 전환부에서 검출되는 프레임 신호의 일 예를 나타내는 도면이다.

도 2 및 도 3을 참조하면, 직렬 신호(SR)는 k개의 송신 병렬 신호들을 일정한 규칙에 의해 직렬화하여 발생될 수 있다. 상기 k개의 송신 병렬 신호들은 프레임 동기화를 위한 프레임 코드(FRC)를 주기적으로 포함하는 하나의 프레임 신호(BT) 및 직렬 신호(SR)를 이용하여 전송하고자 하는 k-1개의 데이터 신호들일 수 있다. 프레임 신호(BT)는 프레임 코드(FRC)를 형성하는 프레임 비트들(F1~Fn)을 포함하고, 제1 데이터 신호는 제1 데이터 비트들(D1)을 포함하고, 제2 데이터 신호는 제2 데이터 비트들(D2)을 포함하고, 이와 같은 방식으로 제k-1 데이터 신호는 제k-1 데이터 비트들(Dk-1)을 포함할 수 있다.

예를 들어, 프레임 신호(BT)를 포함하는 k개의 송신 병렬 신호들을 직렬화하여 직렬 신호(SR)가 발생되고 프레임 코드(FRC)가 n개의 프레임 비트들(F1~Fn)로 이루어진 경우, 도 2에 도시된 바와 같이 하나의 프레임 주기(tFR)마다 n*k개의 비트들이 직렬 신호(SR)에 포함될 수 있다. 도 2에서 하나의 프레임은 프레임 코드(FRC)의 첫 번째 비트(F1)부터 제k-1 데이터 신호의 비트(Dk-1)까지의 n*k개의 비트들에 해당한다.

도 1의 인터페이스 회로(10)에 포함되는 병렬화부(100)는 하나의 병렬화 주기(tP)마다 직렬 신호(SR)의 k개의 비트들을 샘플링하고 병렬화하여 각각의 비트들을 출력 단자들(PO1~POk)로 순차적으로 출력한다. 이와 같이 병렬화된 k개의 수신 병렬 신호들(RP1~RPk)이 출력 단자들(PO1~POk)로 출력되고, 제1 내지 제k 수신 병렬 신호들(RP1~RPk) 중 하나는 도 3에 도시된 바와 같이 복수 비트의 프레임 코드(FRC)를 주기적으로 포함하는 프레임 신호(BT)에 해당한다.

도 1의 인터페이스 회로(10)에 포함되는 병렬화부(100)는 직렬 신호(SR) 상에서의 프레임의 시작 시점, 즉 프레임 코드(FRC)의 첫 번째 비트(F1)가 입력되는 시점을 알 수 없기 때문에 프레임 신호(BT)는 출력 단자들(PO1~POk)들 중에서 무작위로 선택되는 하나의 출력 단자로 출력될 수 있다.

예를 들어, 프레임 코드(FRC)는 "1101011110"과 같이 송신측과 수신측에서 미리 정의된 프레임 비트들의 비트열로 결정될 수 있다. 이 경우 프레임 비트들이 각각 직렬 신호(SR)에 일정만 비트마다 인터리빙되어 포함되기 때문에 일정 개수의 연속된 비트들 내에는 1의 값을 갖게 된다. 따라서 직렬 신호(SR)가 NRZ(non return to zero) 신호인 경우에 일정 개수의 연속된 비트들 내에 1의 값을 삽입하기 위해 요구되는 송신측의 스크램블러 및 수신측의 디스크램블러가 생략될 수 있으므로 신호 전송의 레이턴시가 감소될 수 있고 인터페이스 시스템의 사이즈가 감소될 수 있다.

도 4는 도 1의 인터페이스 회로에 포함되는 매칭 블록으로 입력되는 수신 병렬 신호들의 일 예를 나타내는 도면이다.

도 4에는 매칭 블록(400)의 제1 내지 제k 매칭 입력 단자들(MI1~MIk)로 각각 입력되는 제1 내지 제k 수신 병렬 신호들이 도시되어 있다.

예를 들어, 병렬화부(100)의 제3 출력 단자(PO3)를 통하여 프레임 신호(BT)가 제3 수신 병렬 신호(RP3)로서 출력될 수 있다. 이 경우 병렬화부(100)는 제k-2 데이터 비트(Dk-2)가 입력되는 시점부터 샘플링을 수행하여 순차적으로 샘플링되는 k개의 비트들을 제1 출력 단자(PO1)부터 제k 출력 단자(POk)를 통하여 순차적으로 출력한다. 제k-2 데이터 비트들(Dk-2)을 포함하는 제k-2 데이터 신호가 제1 수신 병렬 신호(RP1)로서 제1 출력 단자(PO1)로 출력되고, 제k-1 데이터 비트들(Dk-1)을 포함하는 제k-1 데이터 신호가 제2 수신 병렬 신호(RP1)로서 제2 출력 단자(PO2)로 출력되고, 프레임 비트들(F1~Fn)을 포함하는 프레임 신호(BT)가 제3 수신 병렬 신호(RP1)로서 제3 출력 단자(PO3)로 출력되고, 이와 같은 방식으로 제k-3 데이터 비트들(Dk-3)을 포함하는 제k-3 데이터 신호가 제k 수신 병렬 신호(RPk)로서 제k 출력 단자(POk)로 출력된다.

도 1에 도시된 바와 같이, 병렬화부(100)의 출력 단자들(PO1~POk)은 매칭 블록(400)의 매칭 입력 단자들(MI1~MIk)과 일대일로 직접 연결된다. 따라서 상기 제k-2 데이터 신호(Dk-2)가 제1 매칭 입력 단자(MI1)로 입력되고, 상기 제k-1 데이터 신호(Dk-1)가 제2 매칭 입력 단자(MI2)로 입력되고, 프레임 신호(BT)가 제3 매칭 입력 단자(MI3)로 입력되고, 이와 같은 방식으로 상기 제k-3 데이터 신호(Dk-3)가 제k 매칭 입력 단자(MIk)로 입력된다.

이와 같이, 병렬화부(100)의 출력 단자들(PO1~POk)로부터 출력되는 수신 병렬 신호들(RP1~RPk)의 출력 순서, 즉 병렬화 순서는 직렬 신호(SR)의 생성을 위해 사용된 신호들의 직렬화 순서와 동일하지 않을 수 있으며, 결과적으로 도 4에 도시된 것과 같은 프레임 동기화가 되지 않은 수신 병렬 신호들(RP1~RPk)이 매칭 블록(400)의 입력 단자들(MI1~MIk)로 입력될 수 있다.

도 5는 도 1의 인터페이스 회로에 포함되는 매칭 블록으로부터 출력되는 매칭 병렬 신호들의 일 예를 나타내는 도면이다.

도 5에는 매칭 블록(400)의 제1 내지 제k 매칭 출력 단자들(MO1~MOk)을 통하여 각각 출력되는 제1 내지 제k 매칭 병렬 신호들(MRP~MRPk)이 도시되어 있다.

도 5를 참조하면, 프레임 비트들(F1~Fn)을 포함하는 프레임 신호(BT)가 제1 매칭 병렬 신호(MRP1)로서 제1 매칭 출력 단자(MO1)로부터 출력되고, 제1 데이터 비트들(D1)을 포함하는 제1 데이터 신호가 제2 매칭 병렬 신호(MRP2)로서 제2 매칭 출력 단자(MO2)로부터 출력되고, 이와 같은 방식으로 제k-1 데이터 비트들(Dk-1)을 포함하는 제k-1 데이터 신호가 제k 매칭 병렬 신호(MRPk)로서 제k 매칭 출력 단자(MOk)로부터 출력된다.

결과적으로 프레임 신호(BT)가 제1 매칭 출력 단자(MO1)를 통하여 출력되고 프레임 신호(BT)를 제외한 나머지 수신 병렬 신호들, 즉 제1 내지 제k-1 데이터 신호들이 나머지 매칭 출력 단자들(MO2~MOk)을 통하여 순차적으로 출력되어 프레임 동기화가 수행된다.

도 4 및 5를 참조하면, 매칭 병렬 신호들(MRP1~MRPk)의 출력 순서의 동기화, 즉 프레임 동기화가 이루어지도록, 매칭 블록(400)은 수신 병렬 신호들(RP1~RPk)을 입력받는 매칭 입력 단자들(MI1~MIk)과 매칭 병렬 신호들(MRP1~MRPk)을 출력하는 매칭 출력 단자들(MO1~MOk)의 연결을 제어한다. 예를 들어, 제3 수신 병렬 신호(RP3)가 프레임 신호(BT)에 해당하도록 병렬화부(100)의 병렬화가 수행된 경우, 프레임 신호(BT)가 입력되는 제3 매칭 입력 단자(MI3)가 제1 매칭 출력 단자(MO1)와 연결되고, 제4 매칭 입력 단자(MI4)가 제2 매칭 출력 단자(MO2)와 연결되고, 이와 같은 방식으로 제2 매칭 입력 단자(MI2)가 제k 매칭 출력 단자(MOk)와 연결된다. 이러한 멀티플렉싱 동작은 매칭 제어 신호(MCON)에 기초하여 수행되며, 이에 대해서는 도 13 내지 18을 참조하여 후술한다.

도 6은 도 1의 인터페이스 회로에 포함되는 검출 제어부의 일 예를 나타내는 블록도이다.

도 6을 참조하면, 검출 제어부(300)는 프레임 검출부(frame detection circuit)(FDET)(320) 및 제어부(control circuit)(CTRL)(360)를 포함할 수 있다.

프레임 검출부(320)는 수신 병렬 신호들(RP1~RPk)을 전술한 프레임 코드(FRC)와 각각 비교하여 복수의 검출 신호들(DET1~DETk)을 출력한다. 제어부(360)는 검출 신호들(DET1~DETk)에 기초하여 매칭 제어 신호(MCON)를 발생한다.

프레임 검출부(320)는 제어부(360)로부터 제공되는 인에이블 신호(EN)에 응답하여 인에이블될 수 있다. 프레임 검출부(320)는 수신 병렬 신호들(RP1~RPk) 중에서 프레임 신호(BT)에 해당하는 하나의 신호를 검출하고 검출 신호들(DET1~DETk) 중에서 상응하는 하나의 신호를 활성화할 수 있다. 즉, 제1 수신 병렬 신호(RP1)가 프레임 신호(BT)에 해당하는 경우에는 제1 검출 신호(DET1)를 활성화하고, 제2 수신 병렬 신호(RP2)가 프레임 신호(BT)에 해당하는 경우에는 제2 검출 신호(DET2)를 활성화하고, 이와 같은 방식으로 제k 수신 병렬 신호(RPk)가 프레임 신호(BT)에 해당하는 경우에는 제k 검출 신호(DETk)를 활성화할 수 있다. 프레임 신호(BT)는 프레임 코드(FRC)를 주기적으로 포함하므로 검출 신호들(DET1~DETk) 중 하나는 주기적으로 발생하는 펄스들을 포함하는 방식으로 활성화될 수 있다.

제어부(360)는 이러한 검출 신호들(DET1~DETk)에 기초하여, 활성화되는 하나의 검출 신호에 상응하는 값을 갖는 매칭 제어 신호(MCON)를 발생하여 매칭 블록(400)으로 제공한다. 결과적으로 매칭 제어 신호(MCON)는 프레임 신호(BT)가 입력되는 매칭 입력 단자에 상응하는 값을 갖고, 이러한 매칭 제어 신호(MCON)에 기초하여 매칭 블록(400)은 매칭 입력 단자들(MI1~MIk)과 매칭 출력 단자들(MO1~MOk)의 연결을 제어할 수 있다.

제어부(360)는 프레임 동기화가 완료된 것으로 판단될 때 활성화되는 동기화 신호(SYNC)를 발생할 수 있다. 예를 들어, 제어부(360)는 동일한 검출 신호가 연속적으로 복수 횟수만큼 활성화될 때 프레임 동기화가 완료된 것으로 판단할 수 있다. 이러한 동기화 신호(SYNC)는 매칭 병렬 신호들(MRP1~MRPk)의 출력 순서가 동기화되어 유효한 데이터 신호들을 수신할 수 있는 상태가 되었음을 나타낼 수 있다. 일 실시예에서 동기화 신호(SYNC)는 직렬 신호(SR)를 발생하는 송신부 측으로 제공되어 수신부 측에서 데이터 신호들을 수신할 준비가 되었음을 알릴 수 있다.

도 7은 도 6의 검출 제어부에 포함되는 프레임 검출부의 일 예를 나타내는 블록도이다.

도 7을 참조하면, 프레임 검출부(320)는 각각의 수신 병렬 신호들(RP1~RPk)을 수신하여 프레임 코드(FRC)와 비교하고 각각의 검출 신호들(DET1~DETk)을 발생하는 복수의 검출 유닛들(DETU1~DETUk)을 포함할 수 있다. 수신 병렬 신호들(RP1~RPk)을 수신하기 위하여 검출 유닛들(DETU1~DETUk)은 병렬화부(100)의 출력 단자들(PO1~POk)과 매칭 블록(400)의 매칭 입력 단자들(MI1~MIk) 사이의 노드들에 각각 연결될 수 있다.

제어부(360)로부터 제공되는 인에이블 신호(EN)는 복수의 신호들, 즉 제1 내지 제k 인에이블 신호들(EN1~ENk)을 포함할 수 있고, 제1 내지 제k 검출 유닛들(DETU1~DETUk)은 제1 내지 제k 인에이블 신호들(EN1~ENk)의 각각에 응답하여 선택적으로 인에이블될 수 있다. 예를 들어, 프레임 동기화가 수행되는 초기화 단계에서는 제어부(360)는 프레임 신호(BT)의 검출을 위하여 제1 내지 제k 인에이블 신호들(EN1~ENk)을 모두 활성화할 수 있고, 프레임 신호(BT)의 검출이 완료된 경우, 제어부(360)는 프레임 신호(BT)를 검출한 검출 유닛을 제외한 나머지 검출 유닛들로 제공되는 인에이블 신호들을 비활성화할 수 있다. 이와 같이 프레임 동기화가 완료된 후에는 불필요한 검출 유닛들을 선택적으로 디스에이블시킴으로써 전력 소모를 감소할 수 있다.

도 8은 도 7의 프레임 검출부에 포함되는 검출 유닛의 일 예를 나타내는 도면이다. 도 7의 검출 유닛들은 모두 동일한 구성을 가질 수 있으며, 도 8에는 편의상 하나의 검출 유닛만을 도시하였다.

도 8을 참조하면, 각각의 검출 유닛(DETUi)은 쉬프트 레지스터(shift register)(332), 코드 저장부(code storage)(334) 및 비교부(comparator)(336)를 포함하여 구현될 수 있다.

쉬프트 레지스터(332)는 각각의 수신 병렬 신호(RPi)의 각 비트들을 순차적으로 쉬프트하여 저장하는 복수의 플립플롭들(flip-flops)(FF)(333)을 포함할 수 있다. 코드 저장부(334)는 프레임 코드(FRC)의 각 비트들(F1~Fn)을 저장하는 복수의 저장 유닛들(335)을 포함할 수 있다. 비교부(336)는 쉬프트 레지스터(332)의 출력들과 코드 저장부(334)의 출력들을 비교하여 각각의 검출 신호(DETi)를 출력하는 논리 게이트들(337, 338)을 포함할 수 있다.

쉬프트 레지스터(332)의 플립플롭들(333)은 클록 신호(CLK)의 클록 사이클마다 쉬프트 동작을 수행하여 수신 병렬 신호(RPi)에 포함되는 각 비트들을 순차적으로 저장한다. 일 실시예에서, 검출 유닛(DETUi)은 플립플롭들(333)에 인가되는 클록 신호(CLK)를 비활성화하는 방식으로 디스에이블될 수 있으며, 이를 위하여 검출 유닛(DETUi)은 각각의 인에이블 신호(ENi)와 클록 신호(CLK)를 논리곱 연산하여 출력하는 논리곱 게이트(340)를 더 포함할 수 있다.

비교부(336)는 각 플립플롭(333)의 출력과 각 저장 유닛(335)의 출력을 논리 연산하여 출력하는 배타적 NOR 게이트들(exclusive-NOR gates)(337) 및 배타적 NOR 게이트들(337)의 모든 출력을 논리곱 연산하여 검출 신호(DETi)를 출력하는 논리곱 게이트(AND gates)(338)를 포함할 수 있다. 결과적으로 검출 유닛(DETUi)은 플립플롭(333)에 순차적으로 저장되는 비트들이 프레임 비트들(F1~Fn)과 모두 동일할 때 활성화되는 검출 신호(DETi)를 발생할 수 있다.

도 8에 도시한 쉬프트 레지스터(332) 및 비교부(336)의 구성은 검출 유닛(DETUi)의 동작 원리를 설명하기 위한 예시에 불과하며, 반드시 도시된 구성에 한정되는 것은 아니다.

도 9는 도 6의 검출 제어부의 동작의 일 예를 나타내는 타이밍도이다.

도 9에는 도시의 편의상 세 개의 검출 유닛들에 해당하는 인에이블 신호들(ENa, ENb, ENc) 및 검출 신호들(DETa, DETb, DETc)만이 도시되어 있다.

도 9를 참조하면, 프레임 동기화가 완료되기 전인 시간 t1~t2 사이에서는 프레임 신호의 검출을 위하여 모든 인에이블 신호들(ENa, ENb, ENc)이 활성화된다. 전술한 바와 같이, 도 6의 제어부(360)는 동일한 검출 신호가 연속적으로 복수 횟수만큼 활성화될 때 프레임 동기화가 완료된 것으로 판단할 수 있다. 예를 들어, 도 9에 도시된 바와 같이 제어부(360)는 하나의 검출 신호(DETa)가 3회 연속 활성화될 때 프레임 동기화가 완료된 것으로 판단할 수 있다. 이 때 제어부(360)는 동기화 신호(SYNC)를 활성화시키고, 활성화되는 검출 신호(DETa)에 상응하는 매칭 제어 비트값으로 매칭 제어 신호(MCON)를 설정한다.

제어부(360)는 프레임 신호(BT)의 검출이 완료된 경우, 프레임 신호(BT)를 검출한 검출 유닛을 제외한 나머지 검출 유닛들로 제공되는 인에이블 신호들(ENb, ENc)을 비활성화할 수 있다. 이와 같이 프레임 동기화가 완료된 후에는 불필요한 검출 유닛들을 선택적으로 디스에이블시킴으로써 전력 소모를 감소할 수 있다.

시간 t3에서 동작 오류 등에 의해서 검출 신호(DETa)가 활성화되지 않는 경우에는, 제어부(360)는 동기화 신호(SYNC)를 비활성화하고 인에이블 신호(ENa, ENb, ENc)를 모두 활성화하여 프레임 신호(BT)의 재검출을 수행한다. 이 후 다른 검출 신호(DETb)가 활성화될 수 있고, 전술한 바와 같이, 검출 결과에 따라서 동기화 신호(SYNC)의 활성화, 불필요한 인에이블 신호들의 비활성화 등이 수행될 수 있다.

도 10은 본 발명의 실시예들에 따른 인터페이싱 방법을 나타내는 순서도이다.

도 1 내지 10을 참조하면, 도 1의 인터페이스 회로(10)는 전송 라인(TLN)을 통하여 직렬 신호(SR)를 수신한다(단계 S110). 인터페이스 회로(10)의 병렬화부(100)는 수신된 직렬 신호(SR)를 병렬화하여 복수의 수신 병렬 신호들(RP1~RPk)을 출력한다(단계 S120). 경로 전환부(200)의 검출 제어부(300)는 수신 병렬 신호들(RP1~RPk) 중에서 복수 비트의 프레임 코드(FRC)를 주기적으로 포함하는 프레임 신호(BT)를 검출하고(단계 S130) 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)를 발생한다. 경로 전환부(200)의 매칭 블록(400)은 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)에 기초하여 수신 병렬 신호들(RP1~RPk)의 출력 경로를 전환하여 수신 병렬 신호들(RP1~RPk)을 재배열한 복수의 매칭 병렬 신호들(MRP1~MRPk)을 출력한다(단계 S140).

본 발명의 실시예들에 따른 인터페이스 시스템 및 인터페이싱 방법은 인터페이싱되는 장치들의 기존의 병렬 인터페이스를 변경 없이 그대로 사용할 수 있고, 하나의 프레임 신호를 이용한 간단하고 신속한 멀티플렉싱 동작에 의해 실시간으로 프레임 동기화를 수행함으로써 과도한 로직의 추가 없이 시스템의 집적도를 증가시킬 수 있고 신호 전송의 레이턴시를 감소하여 시스템의 성능을 향상시킬 수 있다.

도 11은 본 발명의 실시예들에 따른 인터페이스 시스템을 나타내는 블록도이다.

도 11을 참조하면, 인터페이스 시스템(800)은 전송 라인(TLN), 제1 인터페이스 회로(10) 및 전송 라인(TLN)을 통하여 제1 인터페이스 회로(10)와 연결된 제2 인터페이스 회로(20)를 포함할 수 있다.

도 11에는 설명의 편의상 프레임 신호(BT)를 포함하는 9개의 병렬 신호들을 직렬화하여 전송하고 이를 다시 병렬화하고 동기화하는 구성이 도시되어 있으나, 병렬 신호들의 개수는 다양하게 변경될 수 있다.

도 11에는 제2 장치(DEV2)로부터 제1 장치(DEV1)로의 단방향 직렬 통신을 위한 구성이 도시되어 있다. 예를 들어, 제2 장치는 디지털 신호 프로세서(DSP), 메모리 콘트롤러 또는 이를 포함하는 애플리케이션 프로세서 등일 수 있고, 제1 장치는 메모리 장치, 디스플레이 장치 등일 수 있다. 제1 장치(DEV1) 및 제2 장치(DEV2)는 각각 복수의 상응하는 입출력 단자들(Q1~Q8)을 포함하는 병렬 인터페이스를 갖는다. 인터페이스 시스템(800)은 이와 같이 병렬 인터페이스를 갖는 제1 장치(DEV1) 및 제2 장치(DEV2) 사이의 직렬 통신을 수행하기 위한 것으로서, 제1 인터페이스 회로(10)는 제1 장치(DEV1)와 연결된 수신 인터페이스 회로에 해당하고 제2 인터페이스 회로(20)는 제2 장치(DEV2)와 연결된 송신 인터페이스 회로에 해당한다.

도 1을 참조하여 전술한 바와 같이, 제1 인터페이스 회로(10)는 병렬화부(deserializer)(DES)(100) 및 검출 제어부(detection-control circuit)(DETC)(300)와 매칭 블록(matching block)(MCH)(400)으로 이루어진 경로 전환부(path converter)를 포함한다. 제1 인터페이스 회로(10)는 검출된 프레임 신호(BT)를 저장하기 위한 버퍼(buffer)(BUF)(500)를 더 포함할 수 있다.

병렬화부(100)는 전송 라인(TLN)을 통하여 수신되는 직렬 신호(SR)를 병렬화하여 복수의 수신 병렬 신호들(RP1~RP9)을 출력한다. 검출 제어부(300)는 수신 병렬 신호들(RP1~RP9) 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)를 발생한다. 매칭 블록(400)은 매칭 제어 신호(MCON)에 기초하여 수신 병렬 신호들(RP1~RP9)의 출력 경로를 전환하여 수신 병렬 신호들(RP1~RP9)을 재배열한 복수의 매칭 병렬 신호들(BT, MRP1~MRP8)을 출력한다.

직렬 신호(SR)는 병렬화부(100)의 입력 단자(SI)를 통하여 수신되고, 수신 병렬 신호들(RP1~RP9)은 제1 내지 제9 출력 단자들(PO1~PO9)을 통하여 각각 출력된다. 병렬화부(100)의 제1 내지 제9 출력 단자들(PO1~PO9)은 매칭 블록(400)의 제1 내지 제9 매칭 입력 단자들(MI1~MI9)과 일대일로 직접 연결되어 수신 병렬 신호들(RP1~RP9)은 제1 내지 제9 매칭 입력 단자들(MI1~MI9)로 각각 인가된다.

매칭 블록(400)은 매칭 제어 신호(MCON)에 응답하여 수신 병렬 신호들(RP1~RP9)을 입력받는 제1 내지 제9 매칭 입력 단자들(MI1~MI9)과 매칭 병렬 신호들(BT, MRP1~MRP8)을 출력하는 제1 내지 제9 매칭 출력 단자들(MO1~MO9)의 연결을 제어한다. 예를 들어, 매칭 블록(400)은 프레임 신호(BT)에 해당하는 하나의 수신 병렬 신호가 제1 매칭 출력 단자(MO1)를 통하여 출력되고 프레임 신호(BT)를 제외한 나머지 수신 병렬 신호들이 제2 내지 제9 매칭 출력 단자들(MO2~MO9)을 통하여 순차적으로 출력되도록 상기 출력 경로를 전환할 수 있다.

제2 인터페이스 회로(20)는 비트 스트림 발생기(bit stream generator)(BGEN)(550) 및 직렬화부(serializer)(SER)(150)를 포함할 수 있다.

비트 스트림 발생기(550)는 전술한 프레임 신호(BT)를 발생한다. 예를 들어, 비트 스트림 발생기(550)는 복수 비트의 프레임 코드(FRC)를 저장하는 레지스터로 구현될 수 있으며, 프레임 코드(FRC)의 비트들을 순차적으로 그리고 반복적으로 출력하는 방식으로 프레임 신호(BT)를 발생할 수 있다. 상기 프레임 코드(FRC)의 프레임 비트들(F1~Fn)은 도 8을 참조하여 전술한 코드 저장부(334)에 제공되어 저장된다. 이와 같이, 인터페이스 회로들(10, 20) 사이에 약속된 프레임 코드(FRC)를 이용하여 수신된 신호의 프레임 동기화가 수행될 수 있다.

직렬화부(150)는 프레임 신호(BT)를 포함하는 복수의 송신 병렬 신호들(BT, TP1~TP8)을 순차적으로 직렬화하여 전송 라인(TLN)을 통하여 직렬 신호(SR)를 출력한다. 복수의 송신 병렬 신호들(BT, TP1~TP8)은 직렬화 순서에 따라서 직렬화부(150)의 복수의 입력 단자들(PI1~PI9)로 입력되고 직렬 신호(SR)는 직렬화부(150)의 출력 단자(SO)로 출력된다.

직렬화부(150)는 비트 스트림 발생기(550) 및 제2 장치(DEV2)로부터 제공되는 송신 병렬 신호들(BT, TP1~TP8)의 비트율에 상응하는 주파수를 갖는 클록 신호를 이용하여 송신 병렬 신호들(BT, TP1~TP8)을 샘플링하고, 직렬 신호(SR)의 비트율에 상응하는 주파수를 갖는 클록 신호를 이용하여 직렬 신호(SR)를 발생한다. 예를 들어, 도 11에 도시된 바와 같이 송신 병렬 신호들(BT, TP1~RP8)의 개수가 9인 경우 송신 병렬 신호들(BT, TP1~RP8)의 비트율은 직렬 신호(SR)의 비트율의 1/9 이 된다.

제1 인터페이스 회로(10)의 검출 제어부(300) 및 매칭 블록(400)을 포함하는 경로 전환부는 직렬화부(150)로 입력되는 송신 병렬 신호들(BT, TP1~TP8)의 직렬화 순서와 동일하도록 매칭 병렬 신호들(BT, MRP1~MRP8)의 출력 순서를 동기화한다. 결과적으로 제2 장치(DEV2)의 입출력 단자들(Q1~Q8)을 통하여 출력된 병렬 신호들(TP1~TP8)이 동일한 순서로 재배열되어 매칭 병렬 신호들(MRP1~MRP8)로서 제1 장치(DEV1)의 상응하는 입출력 단자들(Q1~Q8)로 각각 제공될 수 있다.

이와 같이, 본 발명의 실시예들에 따른 인터페이스 시스템(800)은 하나의 프레임 신호(BT)를 이용한 신속한 멀티플렉싱 동작에 의해 장치들(DEV1, DEV2)의 각각의 병렬 인터페이스(Q1~Q8)를 일대일로 매칭시켜 인터페이싱을 수행할 수 있다. 따라서 종래와 같이 프레임 동기화를 위한 헤더와 테일과 같은 과도한 부가적인 정보 및/또는 프레임의 동기화를 위한 복잡한 인코딩과 디코딩 과정을 수반하지 않고 인터페이싱을 수행함으로써 본 발명의 실시예들에 따른 인터페이스 시스템(800)은 신호 전송의 레이턴시를 감소할 수 있고, 복잡한 로직의 추가 없이 간단한 구성으로 구현될 수 있다.

도 11을 참조하여 제2 장치(DEV2)로부터 제1 장치(DEV1)로의 단방향 직렬 통신을 위한 구성을 설명하였으나, 도 24 등을 참조하여 후술하는 바와 같이, 본 발명의 실시예들에 따른 인터페이스 시스템은 양방향 직렬 통신을 위한 구성을 가질 수도 있다. 예를 들어, 제1 인터페이스 회로(10)는 제2 인터페이스 회로(20)로의 직렬 신호 송신을 위한 전술한 바와 같은 비트 스트림 발생기(BGEN) 및 직렬화부(SER)를 더 포함할 수 있고, 제2 인터페이스 회로(20)는 제1 인터페이스 회로(10)로부터의 직렬 신호 수신을 위한 전술한 바와 같은 병렬화부(DES) 및 경로 전환부(DETC, MTHC)를 더 포함하여, 양방향 통신을 수행할 수도 있다.

병렬화부(100) 및 직렬화부(150)는 다양한 구성을 가질 수 있으며, 이는 당업자에게 잘 알려진 사항이므로 병렬화부(100) 및 직렬화부(150)의 구체적인 구성에 대해서는 그 설명을 생략한다.

도 12는 도 11의 인터페이스 시스템의 직렬화 과정을 설명하기 위한 도면이다.

도 11 및 12를 참조하면, 직렬화부(150)로 입력되는 9개의 송신 병렬 신호들은 비트 스트림 발생기(150)로부터 발생되는 하나의 프레임 신호(BT) 및 제2 장치(DEV2)로부터 제공되는 8개의 데이터 신호들(TD1~TD8)을 포함할 수 있다. 프레임 신호(BT)는 프레임 코드(FRC)를 형성하는 프레임 비트들(F1~Fn)을 포함하고, 제1 데이터 신호(TD1)는 제1 데이터 비트들(D1)을 포함하고, 제2 데이터 신호(TD2)는 제2 데이터 비트들(D2)을 포함하고, 이와 같은 방식으로 제8 데이터 신호(TD8)는 제8 데이터 비트들(D8)을 포함할 수 있다.

프레임 신호(BT) 및 데이터 신호들(TD1~TD8)은 모두 동일한 비트율을 갖고, 하나의 샘플링 주기, 즉 직렬화 주기(tS)마다 하나의 비트씩 직렬화부(150)에 의해 샘플링된다. 직렬화부(150)는 하나의 직렬화 주기(tS)에 샘플링된 9개의 비트들이 하나의 직렬화 주기(tS)내에 출력될 수 있도록 직렬 신호(SR)의 비트율을 증가하여 출력한다. 다시 말해, 프레임 신호(BT)를 포함하는 k개의 송신 병렬 신호들을 직렬화하여 직렬 신호(SR)가 발생되고 프레임 코드(FRC)가 n개의 프레임 비트들(F1~Fn)로 이루어진 경우, 도 12에 도시된 바와 같이 하나의 프레임 주기(tFR)마다 n*k개의 비트들이 직렬 신호(SR)에 포함될 수 있다. 직렬화부(150)의 직렬화 주기(tS)는 도 2 및 3을 참조하여 전술한 병렬화부(100)의 병렬화 주기(tP)와 동일하다.

도 11의 제1 인터페이스 회로(10)에 포함되는 병렬화부(100)는 하나의 병렬화 주기(tP)마다 직렬 신호(SR)의 9개의 비트들을 샘플링하고 병렬화하여 각각의 비트들을 출력 단자들(PO1~PO9)로 순차적으로 출력한다. 이와 같이 병렬화된 9개의 수신 병렬 신호들(RP1~RP9)이 출력 단자들(PO1~PO9)로 출력되고, 제1 내지 제9 수신 병렬 신호들(RP1~RP9) 중 하나는 프레임 코드(FRC)를 주기적으로 포함하는 프레임 신호(BT)에 해당한다.

도 11의 인터페이스 회로(10)에 포함되는 병렬화부(100)는 직렬 신호(SR) 상에서의 프레임의 시작 시점, 즉 프레임 코드(FRC)의 첫 번째 비트(F1)가 입력되는 시점을 알 수 없기 때문에 프레임 신호(BT)는 출력 단자들(PO1~PO9)들 중에서 무작위로 선택되는 하나의 출력 단자로 출력될 수 있다.

도 13은 도 11의 인터페이스 시스템에 포함되는 병렬화부로부터 출력되는 수신 병렬 신호들의 일 예를 나타내는 도면이다.

도 13에는 매칭 블록(400)의 제1 내지 제9 매칭 입력 단자들(MI1~MI9)로 각각 입력되는 제1 내지 제9 수신 병렬 신호들(RP1~RP9)이 도시되어 있다.

예를 들어, 병렬화부(100)의 제2 출력 단자(PO2)를 통하여 프레임 신호(BT)가 제2 수신 병렬 신호(RP2)로서 출력될 수 있다. 이 경우 병렬화부(100)는 제8 데이터 비트(D8)가 입력되는 시점부터 샘플링을 수행하여 순차적으로 샘플링되는 9개의 비트들을 제1 출력 단자(PO1)부터 제9 출력 단자(PO9)를 통하여 순차적으로 출력한다. 제8 데이터 비트들(D8)을 포함하는 제8 데이터 신호가 제1 수신 병렬 신호(RP1)로서 제1 출력 단자(PO1)로 출력되고, 프레임 비트들(F1~Fn)을 포함하는 프레임 신호(BT)가 제2 수신 병렬 신호(RP2)로서 제2 출력 단자(PO2)로 출력되고, 제1 데이터 비트들(D1)을 포함하는 제1 데이터 신호가 제3 수신 병렬 신호(RP3)로서 제3 출력 단자(PO3)로 출력되고, 이와 같은 방식으로 제7 데이터 비트들(D7)을 포함하는 제7 데이터 신호가 제9 수신 병렬 신호(RP9)로서 제9 출력 단자(PO9)로 출력된다.

도 11에 도시된 바와 같이, 병렬화부(100)의 출력 단자들(PO1~PO9)은 매칭 블록(400)의 매칭 입력 단자들(MI1~MI9)과 일대일로 직접 연결된다. 결과적으로 상기 제8 데이터 신호가 제1 매칭 입력 단자(MI1)로 입력되고, 프레임 신호(BT)가 제2 매칭 입력 단자(MI2)로 입력되고, 상기 제1 데이터 신호가 제3 매칭 입력 단자(MI3)로 입력되고, 이와 같은 방식으로 상기 제7 데이터 신호가 제9 매칭 입력 단자(MI9)로 입력된다.

이와 같이, 병렬화부(100)의 출력 단자들(PO1~POk)로부터 출력되는 수신 병렬 신호들(RP1~RP9)의 출력 순서, 즉 병렬화 순서는 직렬 신호(SR)의 생성을 위해 사용된 송신 병렬 신호들(BT, TD1~TD8)의 직렬화 순서와 동일하지 않을 수 있으며, 결과적으로 도 13에 도시된 것과 같은 프레임 동기화가 되지 않은 수신 병렬 신호들(RP1~RP9)이 매칭 블록(400)의 입력 단자들(MI1~MI9)로 입력될 수 있다.

도 14는 도 13의 수신 병렬 신호들에 상응하는 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 출력 경로의 일 예를 나타내는 도면이고, 도 15는 도 14의 출력 경로를 통하여 도 11의 인터페이스 시스템에 포함되는 매칭 블록으로부터 출력되는 매칭 병렬 신호들의 일 예를 나타내는 도면이다.

도 14에서 병렬화부(100)의 출력 단자들(PO1~POk)은 매칭 블록(400)의 매칭 입력 단자들(MI1~MI9)과 일대일로 직접 연결되고, 매칭 블록(400)의 제1 매칭 출력 단자(MO1)로는 프레임 신호(BT)가 출력되고 제2 내지 제9 매칭 출력 단자들(MO2~MO9)은 제1 장치(DEV1)의 입출력 단자들(Q1~Q8)과 일대일로 직접 연결된다. 도 15에는 매칭 블록(400)의 제1 내지 제9 매칭 출력 단자들(MO1~MO9)을 통하여 각각 출력되는 제1 내지 제9 매칭 병렬 신호들(MRP~MRP9)이 도시되어 있다.

전술한 바와 같이, 검출 제어부(300)로부터 제공되는 매칭 제어 신호(MCON)는 프레임 신호(BT)가 출력되는 병렬화부(100)의 제2 출력 단자(PO2)에 상응하는 값을 갖는다.

도 14 및 도 15를 참조하면, 매칭 블록(400)은 매칭 제어 신호(MCON)에 응답하여 제2 매칭 입력 단자(MI2)를 제1 매칭 출력 단자(MO1)와 연결하고, 제3 매칭 입력 단자(MI3)를 제2 매칭 출력 단자(MO2)와 연결하고, 이와 같은 방식으로 제9 매칭 입력 단자(MI9)를 제8 매칭 출력 단자(MO8)와 연결하고, 제1 매칭 입력 단자(MI1)를 제9 매칭 출력 단자(MO9)와 연결한다. 따라서, 제2 인터페이스 회로(20)의 직렬화부(150)에 의해 직렬화되는 프레임 신호(BT) 및 데이터 신호들(TP1~TP8)의 직렬화 순서와 동일한 출력 순서에 동기되어 매칭 출력 단자들(MO1~MO9)을 통하여 프레임 신호(BT) 및 데이터 신호들(TP1~TP8)이 순차적으로 출력된다.

도 15를 참조하면, 프레임 비트들(F1~Fn)을 포함하는 프레임 신호(BT)가 제1 매칭 병렬 신호(MRP1)로서 제1 매칭 출력 단자(MO1)로부터 출력되고, 제1 데이터 비트들(D1)을 포함하는 제1 데이터 신호가 제2 매칭 병렬 신호(MRP2)로서 제2 매칭 출력 단자(MO2)로부터 출력되고, 이와 같은 방식으로 제8 데이터 비트들(D8)을 포함하는 제8 데이터 신호가 제9 매칭 병렬 신호(MRP9)로서 제9 매칭 출력 단자(MO9)로부터 출력된다.

결과적으로 제2 장치(DEV2)의 입출력 단자들(Q1~Q8)로부터 제공되는 제1 내지 제8 데이터 신호들(TP1~TP8)이 동일한 순서로 출력되어 상응하는 제1 장치(DEV1)의 입출력 단자들(Q1~Q8)로 전달될 수 있다.

도 16은 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 일 예를 나타내는 도면이다.

도 16을 참조하면, 매칭 블록(400a)은 복수의 멀티플렉서들(multiplexers)(MUX)(411~419)을 포함하여 구현될 수 있다. 각각의 멀티플렉서들(411~419)은 각각의 매칭 입력 단자들(MI1~MI9)을 통하여 각각의 수신 병렬 신호(RP1~RP9)를 입력받아 복수의 출력 단자들(0~8) 중에서 상기 매칭 제어 신호(MCON)에 상응하는 출력 단자로 상기 각각의 매칭 병렬 신호를 출력할 수 있다.

일 실시예에서, 각각의 멀티플렉서의 출력 단자들(0~8)과 매칭 출력 단자들(MO1~MO9)은 멀티플렉서들(411~419)에 대하여 서로 다르게 연결될 수 있고, 멀티플렉서들(411~419)은 동일한 값을 갖는 매칭 제어 신호(MCON)를 공통으로 수신할 수 있다.

예를 들어, 도 16에 도시된 바와 같이, 제1 멀티플렉서(411)는 제1 출력 단자(0)가 제1 매칭 출력 단자(MO1)와 연결되고, 제2 출력 단자(1)가 제9 매칭 출력 단자(MO9)와 연결되고, 제3 출력 단자(2)가 제8 매칭 출력 단자(MO8)와 연결되고, 이와 같은 방식으로 제9 출력 단자(8)가 제2 매칭 출력 단자(MO2)와 연결될 수 있다. 한편 제2 멀티플렉서(412)는 제1 출력 단자(0)가 제2 매칭 출력 단자(MO1)와 연결되고, 제2 출력 단자(1)가 제1 매칭 출력 단자(MO1)와 연결되고, 제3 출력 단자(2)가 제9 매칭 출력 단자(MO9)와 연결되고, 이와 같은 방식으로 제9 출력 단자(8)가 제3 매칭 출력 단자(MO3)와 연결될 수 있다.

즉 제1 멀티플렉서(411)의 제1 출력 단자(0)는 제1 매칭 출력 단자(MO1)와 연결되고, 제2 멀티플렉서(412)의 제2 출력 단자(1)는 제2 매칭 출력 단자(MO2)와 연결되고, 이와 같은 방식으로 제9 멀티플렉서(419)의 제9 출력 단자(8)는 제9 매칭 출력 단자(MO9)와 연결될 수 있다.

결과적으로 매칭 제어 신호(MCON)의 값에 관계없이 수신 병렬 신호들(RP1~RP9) 중에서 프레임 신호(BT)에 해당하는 수신 병렬 신호가 항상 제1 매칭 출력 단자(MO1)로 출력되고, 나머지 수신 병렬 신호들이 제2 내지 제9 매칭 출력 단자들(MO2~MO9)로 순차적으로 출력되도록 매칭 입력 단자들(MI1~MI9)과 매칭 출력 단자들(MO1~MO9)의 연결이 제어될 수 있다.

도 17은 도 11의 인터페이스 시스템에 포함되는 매칭 블록의 다른 예를 나타내는 도면이고, 도 18은 도 17의 매칭 블록에 제공되는 매칭 제어 신호의 일 예를 나타내는 도면이다.

도 17을 참조하면, 매칭 블록(400b)은 복수의 멀티플렉서들(411~419)을 포함하여 구현될 수 있다. 각각의 멀티플렉서들(411~419)은 각각의 매칭 입력 단자들(MI1~MI9)을 통하여 각각의 수신 병렬 신호(RP1~RP9)를 입력받아 복수의 출력 단자들(0~8) 중에서 상기 매칭 제어 신호에 상응하는 출력 단자로 상기 각각의 매칭 병렬 신호를 출력할 수 있다.

일 실시예에서, 각각의 멀티플렉서의 출력 단자들(0~8)과 매칭 출력 단자들(MO1~MO9)은 멀티플렉서들(411~419)에 대하여 모두 동일하게 연결될 수 있고, 상기 멀티플렉서들(411~419)은 서로 다른 값(MC1~MC9)을 갖는 상기 매칭 제어 신호(MCON)를 각각 수신할 수 있다.

예를 들어, 도 17에 도시된 바와 같이, 모든 멀티플렉서들(411~419)에 대하여, 제1 출력 단자(0)가 제1 매칭 출력 단자(MO1)와 연결되고, 제2 출력 단자(1)가 제2 매칭 출력 단자(MO2)와 연결되고, 이와 같은 방식으로 제8 출력 단자(8)가 제9 매칭 출력 단자(MO9)와 연결될 수 있다. 모든 멀티플렉서들(411~419)의 출력 단자들이 매칭 출력 단자들(MO1~MO9)과 동일한 방식으로 연결되는 대신에, 멀티플렉서들(411~449)에 각각 입력되는 매칭 제어 비트들(MC1~MC9)이 서로 다르게 제공되어 매칭 블록(400b)이 9개의 입력과 9개의 출력에 대한 멀티플렉싱을 수행할 수 있다.

도 18에는 제3 수신 병렬 신호(RP3)가 프레임 신호(BT)에 해당하는 경우의 매칭 제어 비트들(MC1~MC9)이 도시되어 있다. 이 경우 제3 매칭 제어 비트들(MC3)은 0의 값을 나타내고, 제4 매칭 제어 비트들(MC4)은 1의 값을 나타내고, 이와 같이 값들이 1씩 증가하여 제9 제어 비트들(MO9)은 6의 값을 나타내고, 제1 제어 비트들(MC1)은 7의 값을 나타내고, 제2 제어 비트들(MC2)은 8의 값을 나타낼 수 있다. 이 경우, 제3 멀티플렉서(413)는 제3 출력 단자(2)가 선택되어 프레임 신호(BT)에 해당하는 제3 수신 병렬 신호(RP3)가 제1 매칭 출력 단자(MO3)로 출력되고, 제4 멀티플렉서(414)는 제4 출력 단자(3)가 선택되어 제4 수신 병렬 신호(RP3)가 제2 매칭 출력 단자(MO3)로 출력되고, 이와 같은 방식으로 제9 멀티플렉서(419)는 제7 출력 단자(6)가 선택되어 제9 수신 병렬 신호(RP9)가 제7 매칭 출력 단자(MO7)로 출력되고, 제1 멀티플렉서(411)는 제8 출력 단자(7)가 선택되어 제1 수신 병렬 신호(RP1)가 제8 매칭 출력 단자(MO8)로 출력되고, 제2 멀티플렉서(412)는 제9 출력 단자(8)가 선택되어 제2 수신 병렬 신호(RP2)가 제9 매칭 출력 단자(MO9)로 출력된다.

결과적으로 매칭 제어 신호(MCON)의 값에 관계없이 수신 병렬 신호들(RP1~RP9) 중에서 프레임 신호(BT)에 해당하는 수신 병렬 신호가 항상 제1 매칭 출력 단자(MO1)로 출력되고, 나머지 수신 병렬 신호들이 제2 내지 제9 매칭 출력 단자들(MO2~MO9)로 순차적으로 출력되도록 매칭 입력 단자들(MI1~MI9)과 매칭 출력 단자들(MO1~MO9)의 연결이 제어될 수 있다.

도 19는 본 발명의 실시예들에 따른 인터페이싱 방법을 나타내는 순서도이다.

도 11 내지 19를 참조하면, 제2 인터페이스 회로(20)의 비트 스트림 발생기(550)는 복수 비트의 프레임 코드(FRC)를 주기적으로 포함하는 프레임 신호(BT)를 발생한다(단계 S210). 제2 인터페이스 회로(20)의 직렬화부(150)는 프레임 신호(BT)를 포함하는 복수의 송신 병렬 신호들(BT, TP1~TP8)을 직렬화하여 직렬 신호(SR)를 전송 라인(TLN)을 통하여 전송한다(단계 S220). 제1 인터페이스 회로(10)의 병렬화부(100)는 전송 라인(TLN)을 통하여 수신되는 직렬 신호(SR)를 병렬화하여 복수의 수신 병렬 신호들(RP1~RP9)을 출력한다(단계 S230). 제1 인터페이스 회로(10)의 검출 제어부(300)는 수신 병렬 신호들(RP1~RP9) 중에서 프레임 신호(BT)를 검출하고(단계 S240) 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)를 발생한다. 제1 인터페이스 회로(10)의 매칭 블록(400)은 상기 검출 결과에 상응하는 매칭 제어 신호(MCON)에 기초하여 수신 병렬 신호들(RP1~RP9)의 출력 경로를 전환하여 수신 병렬 신호들(RP1~RP9)을 재배열한 복수의 매칭 병렬 신호들(BT, MRP1~RP8)을 출력한다(단계 S250).

종래의 에서넷(ethernet) 방식은 패킷 방식이기 때문에 헤더와 테일과 같은 불필요한 오버헤드로 인해 전송 대역폭의 증가에 한계가 있고 충분한 서비스 품질(QoS: quality of service)이 보장될 수 없다. 또한 에서넷 방식의 경우에는 MAC, LLC 등의 많은 레이어들을 위한 로직이 필요하여 시스템의 사이즈 및 제조비용이 증가한다.

또한 종래의 8B/10B 인코딩/디코딩 방식은 8개의 데이터 비트들을 전송하기 위하여 10개의 비트들이 직렬화되어 전송 효율이 저하된다. 또한 수신된 직렬 신호를 병렬화하여 저장하고 이를 다시 디코딩하여 프레임 동기화를 수행하기 때문에 전송 레이턴시가 증가하고 복잡한 로직이 부가되어야 한다.

본 발명의 실시예들에 따른 인터페이스 시스템 및 인터페이싱 방법은 인터페이싱되는 장치들의 기존의 병렬 인터페이스를 변경 없이 그대로 사용할 수 있고, 하나의 프레임 신호를 이용한 간단하고 신속한 멀티플렉싱 동작에 의해 실시간으로 프레임 동기화를 수행함으로써 과도한 로직의 추가 없이 시스템의 집적도를 증가시킬 수 있고 신호 전송의 레이턴시를 감소하여 시스템의 성능을 향상시킬 수 있다.

일 실시예에서, 도 25 및 26을 참조하여 후술하는 바와 같이, 전송되는 신호들을 복수의 그룹들로 분할하고, 상기 각 그룹의 신호들에 대하여 각각 상기 직렬화, 상기 병렬화 상기 프레임 신호의 검출 및 상기 출력 경로의 전환을 수행할 수 있다.

도 20은 본 발명의 실시예들에 따른 인터페이스 시스템에 사용되는 프레임 신호의 일 예를 나타내는 도면이고, 도 21은 도 20의 프레임 신호에 상응하는 매칭 출력 신호들의 일 예를 나타내는 도면이다.

도 1 내지 19를 참조하여 프레임 신호(BT)가 프레임 동기화를 위한 프레임 코드(FRC)를 주기적으로 포함하는 실시예들을 설명하였으나, 도 20 및 21에 도시한 바와 같이, 프레임 신호(BT)는 복수 비트의 프레임 코드(FRC) 및 인터페이스 회로의 제어를 위한 복수 비트의 제어 코드(CNC)를 주기적으로 포함할 수 있다.

프레임 코드(FRC)의 프레임 비트들(F1~Fn)의 개수와 제어 코드(CNC)의 제어 비트들(C1~Cm)의 개수는 다양하게 결정될 수 있다. 프레임 코드(FRC)는 전술한 바와 같이 프레임 동기화, 즉 매칭 병렬 신호들의 출력 순서를 동기화하는데 이용되고, 제어 코드(CNC)는 인터페이스 시스템의 제어를 위한 정보를 포함될 수 있다. 예를 들어, 제어 코드(CNC)는 인터페이스 시스템의 테스트, 트레이닝 등을 제어하기 정보를 포함할 수도 있고, 선로 상태 및/또는 시스템 상태를 나타내는 정보를 포함할 수도 있다. 제어 코드(CNC)는 프레임의 동기화 완료된 후에 도 11에 도시된 버퍼(500)에 저장되어 인터페이스 시스템의 제어에 이용될 수 있다.

예를 들어, 프레임 신호(BT)를 포함하는 k개의 송신 병렬 신호들을 직렬화하여 직렬 신호(SR)가 발생되고 프레임 코드(FRC)가 n개의 프레임 비트들(F1~Fn)로 이루어지고 제어 코드(CNC)가 m개의 프레임 비트들(C1~Cm)로 이루어진 경우, 도 21에 도시된 바와 같이 하나의 프레임은 (n+m)*k 개의 비트들을 포함할 수 있다.

도 22는 본 발명의 실시예들에 따른 광 인터페이스 시스템을 나타내는 블록도이다.

도 22를 참조하면, 인터페이스 시스템(801)은 전송 라인(TLN), 제1 인터페이스 회로(11) 및 전송 라인(TLN)을 통하여 제1 인터페이스 회로(11)와 연결된 제2 인터페이스 회로(21)를 포함할 수 있다.

도 22에는 설명의 편의상 프레임 신호(BT)를 포함하는 5개의 병렬 신호들(BT, TP)을 직렬화하여 전송하고 이를 다시 병렬화하고 동기화하는 구성이 도시되어 있으나, 병렬 신호들의 개수는 다양하게 변경될 수 있다.

도 11을 참조하여 전술한 바와 같이, 제1 인터페이스 회로(11)는 병렬화부(DES) 및 검출 제어부와 매칭 블록으로 이루어진 경로 전환부(PTHC)를 포함할 수 있다. 병렬화부(DES)는 전송 라인(TLN)을 통하여 수신되는 직렬 신호(SR)를 병렬화하여 복수의 수신 병렬 신호들을 출력한다. 경로 전환부(PTHC)는 상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고 상기 검출 결과에 기초하여 수신 병렬 신호들의 출력 경로를 전환하여 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들(BT, MRP)을 출력한다.

도 11을 참조하여 전술한 바와 같이, 제2 인터페이스 회로(21)는 비트 스트림 발생기(BGEN) 및 직렬화부(SER)를 포함할 수 있다. 비트 스트림 발생기(BGEN)는 전술한 프레임 신호(BT)를 발생한다. 직렬화부(SER)는 프레임 신호(BT)를 포함하는 복수의 송신 병렬 신호들(BT, TP)을 순차적으로 직렬화하여 전송 라인(TLN)을 통하여 직렬 신호(SR)를 출력한다.

일 실시예에서, 인터페이스 시스템(801)은 광 인터페이스 시스템일 수 있다. 즉 전송 라인(TLN)은 광섬유(optical fiber), 광도파로(optical waveguide), 광 인쇄회로기판(optical printed circuit board)과 같은 광학적 전송 라인일 수 있고, 직렬 신호(SR)는 이러한 광학적 전송 라인을 통하여 수신되는 광신호일 수 있다.

이러한 광신호의 인터페이싱을 위하여, 제1 인터페이스 회로(11)는 광전 변환기(photoelectric converter)(OEC)를 더 포함할 수 있고, 제2 인터페이스 회로(21)는 전광 변환기(electrophotic converter)(EOC)를 더 포함할 수 있다.

제2 인터페이스 회로(21)의 전광 변환기(EOC)는 레이저 다이오드와 같은 소자를 포함하여 전기적 신호를 광신호로 변환하여 광학적 전송 라인(TLN)으로 출력하고, 제1 인터페이스 회로(11)의 광전 변환기(OEC)는 포토다이오드와 같은 소자를 포함하여 광학적 전송 라인(TLN)을 통하여 수신된 광신호를 전기적 직렬 신호로 변환한다.

인터페이스 시스템(801)은 도 24를 참조하여 후술하는 바와 같이 외부에서 제공되는 클록 신호에 기초하여 동작할 수도 있다. 그러나 인터페이스 시스템(801)이 초고속으로 동작하는 경우에는 외부 클록 신호에 기초하여 동작 타이밍을 동기화하는 것이 용이하지 않다. 특히 도 22의 광 인터페이스 시스템(801)과 같이 광신호를 이용한 신호 전송의 경우에는 외부 클록 신호에 기초하여 동작 타이밍을 설정하는 것이 매우 어렵다.

이 경우 도 22에 도시된 바와 같이, 제1 인터페이스 회로(11)는 클록-데이터 복원 회로(clock-data recovery circuit)(CDR)를 더 포함할 수 있다. 클록-데이터 복원 회로(CDR)는 광전 변환기(OEC)로부터의 전기적 신호에 기초하여 복원 클록 신호(RCK)를 발생하고, 복원 클록 신호(RCK)에 기초하여 상기 전기적 직렬 신호를 샘플링하여 리타임 직렬 신호(retimed serial signal)를 병렬화부(DES)로 출력한다.

도 1, 11, 24, 25, 26 및 27에 도시된 인터페이스 회로 및 인터페이스 시스템들은, 도면에 명시하지는 않았으나 도 22를 참조하여 설명한 광통신을 위한 구성을 포함할 수 있다.

도 23은 도 22의 광 인터페이스 시스템에 포함되는 클록-데이터 복원 회로의 일 예를 나타내는 도면이다.

도 23을 참조하면, 클록-데이터 복원 회로(CDR)는 샘플링 회로(51) 및 위상 고정 루프(phase-locked loop)(52)를 포함하여 구현될 수 있다.

위상 고정 루프(52)는 위상-주파수 검출기(phase-frequency detector)(PFD), 저역 통과 필터(low pass filter)(LPF), 전하 펌프(charge pump)(CP) 및 전압 제어 발진기(voltage-controlled oscillator)(VCO)를 포함하여 구현될 수 있다. 위상-주파수 검출기(PFD)는 입력 직렬 신호(GSR)의 위상 및 주파수를 검출하고 피드백되는 복원 클록 신호(RCK)의 위상 및 주파수와 비교한 결과를 출력한다. 차지 펌프(CP)는 위상-주파수 검출기(PFD)의 출력에 기초하여 제어 전압을 출력하고, 전압 제어 발진기(VCO)는 저역 통과 필터(LPF)에 의해 필터링된 제어 전압에 기초하여 복원 클록 신호(RCK)를 발생한다.

샘플링 회로(51)는 플립플롭(FF)을 포함하여 구현될 수 있다. 플립플롭(FF)은 클록 단자(CK)로 인가되는 복원 클록 신호(RCK)에 응답하여 데이터 단자(D)로 인가되는 입력 직렬 신호(GSR)를 샘플링하여 리타임 직렬 신호(RSR)를 출력 단자(Q)로 출력한다. 이와 같은 방식으로 입력 직렬 신호(GSR)의 지터(jitter) 노이즈를 제거한 리타임 직렬 신호(RSR) 및 수신된 신호에 동기화된 복원 클록 신호(RCK)가 병렬화부(DES) 등으로 제공될 수 있다.

도 24는 본 발명의 실시예들에 따른 양방향 인터페이스 시스템을 나타내는 블록도이다.

도 24를 참조하면, 인터페이스 시스템(802)은 제1 전송 라인(TLN1), 제2 전송 라인(TLN2), 제1 인터페이스 회로(12) 및 제1 및 제2 전송 라인들(TLN1, TLN2)을 통하여 제1 인터페이스 회로(12)와 연결된 제2 인터페이스 회로(22)를 포함할 수 있다.

제1 인터페이스 회로(12)는 제1 장치(DEV1)로부터의 신호들을 직렬화하여 제1 전송 라인(TLN1)을 통하여 제1 직렬 신호(SR1)를 송신하기 위한 제1 비트 스트림 발생기(BGEN1) 및 제1 직렬화부(SER1)와 제2 전송 라인(TLN2)을 통하여 수신된 제2 직렬 신호(SR2)를 병렬화하고 프레임 동기화를 수행하기 위한 제1 병렬화부(DES1) 및 제1 경로 전환부(PTHC1)를 포함할 수 있다.

제2 인터페이스 회로(22)는 제2 장치(DEV2)로부터의 신호들을 직렬화하여 제2 전송 라인(TLN2)을 통하여 제2 직렬 신호(SR2)를 송신하기 위한 제2 비트 스트림 발생기(BGEN2) 및 제2 직렬화부(SER2)와 제1 전송 라인(TLN1)을 통하여 수신된 제1 직렬 신호(SR1)를 병렬화하고 프레임 동기화를 수행하기 위한 제2 병렬화부(DES2) 및 제2 경로 전환부(PTHC2)를 포함할 수 있다.

비트 스트림 발생기들(BGEN1, BGEN2), 직렬화부들(SER1, SER2), 병렬화부들(DES1, DES2) 및 경로 전환부들(PTHC1, PTHC2)의 구성 및 동작은 전술한 바와 같고 중복되는 설명은 생략한다.

제1 인터페이스 회로(12)는 복수의 입출력 단자들(Q11, Q12, Q13)을 포함하는 병렬 인터페이스를 갖는 제1 장치(DEV1)와 연결되고, 제2 인터페이스 회로(22)는 복수의 입출력 단자들(Q21, Q22, Q23)을 포함하는 병렬 인터페이스를 갖는 제2 장치(DEV2)와 연결되어 인터페이스 시스템(802)은 제1 장치(DEV1)와 제2 장치(DEV2) 사이의 신호 전송을 매개한다. 제1 장치(DEV1)의 입출력 단자들(Q11, Q12, Q13)과 제2 장치(DEV2)의 입출력 단자들(Q21, Q22, Q23)은 서로 일대일로 매칭된다.

전술한 바와 같이, 경로 전환부들(PTHC1, PTHC2)은 각각 병렬화부들(DES1, DES2)로부터의 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다. 경로 전환부들(PTHC1, PTHC2)의 매칭 출력 단자들은 장치들(DEV1, DEV2)의 입출력 단자들(Q11, Q12, Q13, Q21, Q22, Q23)과 직접 연결된다. 결과적으로 출력 순서의 동기화, 즉 프레임 동기화가 수행된 매칭 병렬 신호들이 송신 장치의 입출력 단자들에 상응하는 수신 장치의 입출력 단자들로 일대일로 매칭되어 실시간으로 전달될 수 있다.

전술한 바와 같이, 본 발명의 실시예들에 따른 양방향 인터페이스 시스템(802)은 하나의 프레임 신호(BT)를 이용하여 신속한 멀티플렉싱 동작에 의해 장치들(DEV1, DEV2)의 각각의 병렬 인터페이스를 일대일로 매칭시켜 인터페이싱을 수행할 수 있다. 따라서 종래와 같이 프레임 동기화를 위한 헤더와 테일과 같은 과도한 부가적인 정보 및/또는 프레임의 동기화를 위한 복잡한 인코딩과 디코딩 과정을 수반하지 않고 인터페이싱을 수행함으로써 본 발명의 실시예들에 따른 인터페이스 시스템(802)은 신호 전송의 레이턴시를 감소할 수 있고, 복잡한 로직의 추가 없이 간단한 구성으로 구현될 수 있다.

일 실시예에서, 인터페이스 시스템(802)은 제1 장치(DEV1)로부터 제공되는 클록 신호(GCLK)를 수신하여 동작할 수 있다. 예를 들어 제1 장치(DEV1)가 메모리 콘트롤러이고 제2 장치(DEV2)가 메모리 장치인 경우 메모리 장치(DEV2)는 메모리 콘트롤러(DEV1)로부터 제공되는 클록 신호(GCLK)를 수신한다. 이 경우 인터페이스 시스템(802)은 이러한 클록 신호(GCLK)를 수신하고 체배하여 직렬화 및 병렬화 동작의 타이밍을 설정할 수도 있다.

도 25는 본 발명의 실시예들에 따른 인터페이스 시스템을 나타내는 블록도이이다.

도 25를 참조하면, 인터페이스 시스템(803)은 제1 장치(DEV1)와 제2 장치(DEV2) 사이에서 전송되는 신호들을 복수의 그룹들(GR1~GR8)로 분할하여 복수의 전송 라인들(TLN1~TLN8)을 통하여 전송할 수 있다. 각각의 전송 라인들(TLN1~TLN8)은 쌍방향 전송을 위한 하나의 라인 또는 하나의 라인쌍일 수 있다. 도 25에는 64개의 전송 신호들이 8개의 그룹들(GR1~GR8)로 분할되는 예가 도시되어 있으나, 전송 신호들의 개수는 제1 장치(DEV1)와 제2 장치(DEV2)의 종류 및 구성에 따라서 변화될 수 있고, 분할되는 그룹들의 개수는 제1 장치(DEV1)와 제2 장치(DEV2)의 동작 속도, 전송 신호들의 종류 및 인터페이스 시스템의 특성 등에 따라서 다양하게 변경될 수 있다. 예를 들어, 도 25에 도시된 바와 같이, 제1 장치(DEV1)와 제2 장치(DEV2)의 64개의 입출력 핀들(0~63)은 각 8개씩 8개의 그룹들(GR1~GR8)로 분할될 수 있다.

각 그룹에 속하는 전송 신호들에 대하여 전술한 바와 같은 직렬화, 병렬화, 프레임 신호의 검출 및 출력 경로의 전환을 수행하기 위하여 인터페이스 시스템(803)은 그룹들(GR1~GR8)의 개수에 상응하는 복수의 인터페이스 회로들(13, 23)을 포함할 수 있다. 상기 각각의 인터페이스 회로는 도 25에 도시된 바와 같이 비트 스트림 발생기(BGEN), 직병렬화부(serializer and deserializer)(SERDES) 및 경로 전환부(PTHC)를 포함할 수 있다. 비트 스트림 발생기(BGEN)는 전술한 바와 같이 하나의 프레임 신호(BT)를 발생한다. 도 25에는 인터페이스 회로(13, 23)가 각각 비트 스트림 발생기(BGEN)를 포함하는 것으로 도시되어 있으나, 복수의 인터페이스 회로들이 비트 스트림 발생기(BGEN)를 공유할 수도 있고, 일부의 인터페이스 회로들에는 비트 스트림 발생기(BGEN)가 생략될 수 있다.

직병렬화부(SERDES)는 전술한 바와 같은 직렬화부(SER) 및/또는 병렬화부(DES)를 포함할 수 있다. 경로 전환부(PTHC)는 전술한 바와 같이 병렬화부(DES)로부터의 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고 상기 검출 결과에 기초하여 수신 병렬 신호들의 출력 경로를 전환하여 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다.

도 25에는 모든 인터페이스 회로들(13, 23)이 양방향 통신을 수행하는 구성을 갖는 것으로 도시되어 있으나, 일부의 인터페이스 회로는 단방향 통신만을 수행할 수 있고 이 경우 직병렬화부(SERDES)는 직렬화부(SER) 또는 병렬화부(DES)를 선택적으로 포함할 수 있고 이에 따라 경로 전환부(PTHC)가 생략될 수 있다.

이와 같이, 인터페이싱되는 제1 장치(DEV1)와 제2 장치(DEV2)의 동작 속도 및 인터페이스 시스템(803)의 특성 등을 고려하여 전송 신호들의 그룹들을 적절하게 구성함으로써, 전송 신호의 높은 대역폭을 구현할 수 있다. 하나의 전송 라인을 사용하는 경우에는 전체 전송 데이터의 대역폭은 전송 라인의 대역폭을 넘지 못한다.

예를 들어 하나의 40Gbps 광학적 전송 라인을 이용하는 시스템에서 DRAM 모듈의 64 비트 데이터를 전송하기 위해서는 콘트롤/어드레스 핀을 제외하고도 하나의 데이터 핀은 40Gbps/64=0.625 Gbps로 제한되기 때문에 현재 사용되는 DRAM의 성능에 따른 2Gbps 정도의 대역폭을 구현할 수가 없으므로 시스템의 성능이 저하된다. 도 25에 도시된 바와 같은 그룹화 방식에 의해 복수의 전송 라인들을 통한 직렬 통신을 수행함으로써 높은 대역폭의 인터페이싱 동작을 수행할 수 있다.

도 26은 본 발명의 실시예들에 따른 메모리 인터페이스 시스템을 나타내는 블록도이다.

도 26을 참조하면, 메모리 인터페이스 시스템(804)은 복수의 전송 라인들(TLN1~TLN4), 제1 인터페이스 회로(14) 및 전송 라인들(TLN1~TLN4)을 통하여 제1 인터페이스 회로(14)와 연결된 제2 인터페이스 회로(24)를 포함할 수 있다.

예를 들어, 제1 인터페이스 회로(14)는 메모리 콘트롤러에 연결되고 제2 인터페이스 회로(24)는 메모리 장치에 연결되어, 인터페이스 시스템(804)은 메모리와 메모리 콘트롤러 사이의 신호 전송을 인터페이싱할 수 있다.

전술한 바와 같이, 인터페이스 시스템(804)은 메모리 콘트롤러와 메모리 장치 사이에서 전송되는 신호들을 복수의 그룹들로 분할하여 복수의 전송 라인들(TLN1~TLN4)을 통하여 전송할 수 있다. 예를 들어, 어드레스 신호들(ADD) 및 칩선택 신호(CS), 라스 신호(RAS), 카스 신호(CAS)와 같은 콘트롤 신호들(CNT)이 하나 이상의 그룹들로 분할될 수 있다. 또한 데이터 신호들(DQ0~DQ15)이 하나 이상의 데이터 그룹들(DGR1, DGR2)로 분할될 수 있다.

예를 들어, 어드레스 신호들(ADD) 및 콘트롤 신호들(CNT)은 단방향 전송 라인들(TLN1, TLN2)을 통하여 제1 인터페이스 회로(14)로부터 제2 인터페이스 회로(24)로 전송될 수 있다. 이를 위하여 제1 인터페이스 회로(14)는 비트 스트림 발생기(BGEN1) 및 직렬화부들(SER)을 포함할 수 있고, 제2 인터페이스 회로(24)는 병렬화부들(DES) 및 경로 전환부들(PTHC)을 포함할 수 있다.

일 실시예에서, 어드레스 신호들(ADD)과 콘트롤 신호들(CNT)을 전송하기 위한 라인들(TLN1, TLN2) 및 이에 연결된 인터페이스 회로는 양방향으로 구현될 수도 있고, 이 경우, 메모리 장치의 SPD 정보와 같은 부가적인 정보들이 전송 라인들(TLN1, TLN2)들을 통하여 메모리 장치로부터 메모리 콘트롤러에 제공될 수 있다.

데이터 신호들(DQ0~DQ15)의 그룹들(DGR1, DGR2)은 양방향 전송 라인들(TLN3, TLN4)을 통하여 제1 인터페이스 회로(14)와 제2 인터페이스 회로(24) 사이에서 전송될 수 있다. 이를 위하여 제1 인터페이스 회로(14)는 비트 스트림 발생기(BGEN2), 직병렬화부들(SERDES) 및 경로 전환부들(PTHC)을 포함할 수 있고, 마찬가지로 제2 인터페이스 회로(24)는 비트 스트림 발생기(BGEN3), 직병렬화부들(SERDES) 및 경로 전환부들(PTHC)을 포함할 수 있다. 일 실시예에서, 하나의 바이트(byte) 단위를 구성하는 데이터 신호들을 하나의 그룹으로 분할하여 동일한 직렬 신호로 전송함으로써, 같은 바이트에 속하는 데이터 신호들 사이의 스큐(skew)를 감소할 수 있다.

메모리 콘트롤러와 메모리 장치 사이의 인터페이싱의 경우에, 메모리 콘트롤러로부터 메모리 장치로 클록 신호가 제공된다. 인터페이스 시스템(804)에 포함되는 직병렬화부는 이러한 클록 신호를 위상 고정 루프 등을 체배하여 주파수가 증가된 클록 신호를 생성하여 병렬 신호들의 직렬화 및 수신된 직렬 신호의 샘플링에 이용할 수도 있다. 또한 전술한 바와 같이 인터페이스 시스템(804)은 클록-데이터 복원 회로를 포함하여 복원된 클록을 이용하여 수신된 직렬 신호의 샘플링에 이용할 수도 있다.

도 27은 본 발명의 실시예들에 따른 인터페이스 회로가 적용된 저장 장치를 나타내는 블록도이다.

도 27을 참조하면, 저장 장치(900)는 인터페이스 회로(30) 및 메모리(MEM)를 포함하여 구현될 수 있다. 인터페이스 회로(30)는 메모리(MEM)와 외부 장치 사이의 신호 전송을 인터페이싱하며, 입출력부(I/O), 직병렬화부(SERDES), 비트 스트림 발생기(BGEN) 및 경로 전환부(PTHC)를 포함하여 구현될 수 있다.

입출력부(I/O)는 접속 모듈, 전술한 광전 변환기 및/또는 전광 변환기 등을 포함할 수 있다. 비트 스트림 발생기(BGEN)는 전술한 바와 같이 하나의 프레임 신호(BT)를 발생한다. 직병렬화부(SERDES)는 전술한 바와 같은 직렬화부(SER) 및/또는 병렬화부(DES)를 포함할 수 있다. 경로 전환부(PTHC)는 전술한 바와 같이 병렬화부(DES)로부터의 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호(BT)를 검출하고 상기 검출 결과에 기초하여 수신 병렬 신호들의 출력 경로를 전환하여 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력한다.

예를 들어, 메모리(MEM)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 엠램(MRAM), 및/또는 플래시 메모리 등을 포함할 수 있다. 저장 장치(900)는 솔리드 스테이트 드라이브(solid state drive), 하드 디스크 드라이브(hard disk drive), 씨디롬(CD-ROM) 등을 포함할 수 있다.

도 28은 본 발명의 실시예들에 따른 인터페이싱 방법을 컴퓨팅 시스템에 응용한 예를 나타내는 블록도이다.

도 28을 참조하면, 컴퓨팅 시스템(1000)은 MIPI 인터페이스를 사용 또는 지원할 수 있는 데이터 처리 장치로 구현될 수 있고, 애플리케이션 프로세서(1110), 이미지 센서(1140) 및 디스플레이(1150) 등을 포함할 수 있다. 애플리케이션 프로세서(1110)의 CSI 호스트(1112)는 카메라 시리얼 인터페이스(Camera Serial Interface; CSI)를 통하여 이미지 센서(1140)의 CSI 장치(1141)와 시리얼 통신을 수행할 수 있다. 일 실시예에서, CSI 호스트(1112)는 전술한 병렬화부 및 경로 전환부를 포함할 수 있고, CSI 장치(1141)는 전술한 비트 스트림 발생기 및 직렬화부를 포함할 수 있다. 애플리케이션 프로세서(1110)의 DSI 호스트(1111)는 디스플레이 시리얼 인터페이스(Display Serial Interface; DSI)를 통하여 디스플레이(1150)의 DSI 장치(1151)와 시리얼 통신을 수행할 수 있다.

일 실시예에서, DSI 호스트(1111)는 전술한 비트 스트림 발생기 및 직렬화부를 포함할 수 있고, DSI 장치(1151)는 전술한 병렬화부 및 경로 전환부를 포함할 수 있다. 나아가, 컴퓨팅 시스템(1000)은 애플리케이션 프로세서(1110)와 통신을 수행할 수 있는 알에프(Radio Frequency; RF) 칩(1160)을 더 포함할 수 있다. 컴퓨팅 시스템(1100)의 PHY(1113)와RF 칩(1160)의 PHY(1161)는 MIPI(Mobile Industry Processor Interface) DigRF에 따라 데이터 송수신을 수행할 수 있다. 또한, 애플리케이션 프로세서(1110)는 PHY(1161)의MIPI DigRF에 따른 데이터 송수신을 제어하는 DigRF MASTER(1114)를 더 포함할 수 있다.

이와 같이, 구성 요소들 간의 직렬 통신을 위한 인터페이스는 본 발명의 실시예들에 따른 인터페이스 회로를 포함할 수 있다. 즉 송신부 쪽에서는 하나의 프레임 신호를 발생하기 위한 비트 스트림 발생기를 포함할 수 있으며, 수신부 측에서는 전술한 바와 같이 간단한 멀티플렉싱 동작에 의해 병렬화된 신호들의 프레임 동기화를 수행하는 경로 전환부를 포함할 수 있다.

컴퓨팅 시스템(1000)의 구성 요소들의 일부는 다양한 형태들의 패키지로 구현될 수 있다. 예를 들어, 적어도 일부의 구성 요소들은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.

한편, 컴퓨팅 시스템(1000)은 지피에스(Global Positioning System; GPS)(1120), 스토리지(1170), 마이크(1180), 디램(Dynamic Random Access Memory; DRAM)(1185) 및 스피커(1190)를 포함할 수 있다. 또한, 컴퓨팅 시스템(1000)은 초광대역(Ultra WideBand; UWB)(1210), 무선 랜(Wireless Local Area Network; WLAN)(1220) 및 와이맥스(Worldwide Interoperability for Microwave Access; WIMAX)(1230) 등을 이용하여 통신을 수행할 수 있다. 다만, 컴퓨팅 시스템(1000)의 구조 및 인터페이스는 하나의 예시로서 이에 한정되는 것이 아니다

한편, 컴퓨팅 시스템(1000)은 본 발명의 실시예들에 따른 인터페이스 시스템을 포함하는 모든 컴퓨팅 시스템으로 해석되어야 할 것이다. 예를 들어, 컴퓨팅 시스템(1000)은 디지털 카메라, 이동 전화기, 피디에이(Personal Digital Assistants; PDA), 피엠피(Portable Multimedia Player; PMP), 스마트폰 등을 포함할 수 있다.

본 발명의 실시예들에 따른 인터페이스 회로, 인터페이스 시스템 및 인터페이싱 방법은, 병렬 인터페이스를 포함하는 임의의 장치들 사이의 직렬 통신을 위해 유용하게 적용될 수 있다.

상기에서는 본 발명이 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

1. 전송 라인을 통하여 수신되는 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력하는 병렬화부; 및
   상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력하는 경로 전환부를 포함하는 인터페이스 회로.
2. 제1 항에 있어서,
   상기 경로 전환부는 상기 직렬 신호의 생성을 위해 사용된 신호들의 직렬화 순서와 동일하도록 상기 매칭 병렬 신호들의 출력 순서를 동기화하는 것을 특징으로 하는 인터페이스 회로.
3. 제1 항에 있어서,
   상기 경로 전환부는 상기 매칭 병렬 신호들을 각각 출력하는 복수의 매칭 출력 단자들을 포함하고, 상기 검출 결과에 기초하여 상기 프레임 신호가 첫 번째 매칭 출력 단자를 통하여 출력되고 상기 프레임 신호를 제외한 나머지 수신 병렬 신호들이 나머지 매칭 출력 단자들을 통하여 순차적으로 출력되도록 상기 출력 경로를 전환하는 것을 특징으로 하는 인터페이스 회로.
4. 제1 항에 있어서, 상기 경로 전환부는,
   상기 수신 병렬 신호들 중에서 상기 프레임 신호를 검출하여 상기 검출 결과에 상응하는 매칭 제어 신호를 발생하는 검출 제어부; 및
   상기 매칭 제어 신호에 응답하여 상기 수신 병렬 신호들을 입력받는 매칭 입력 단자들과 상기 매칭 병렬 신호들을 출력하는 매칭 출력 단자들의 연결을 제어하는 매칭 블록을 포함하는 것을 특징으로 하는 인터페이스 회로.
5. 제4 항에 있어서, 상기 검출 제어부는,
   상기 수신 병렬 신호들을 상기 프레임 코드와 각각 비교하여 복수의 검출 신호들을 출력하는 복수의 검출 유닛들을 포함하는 프레임 검출부; 및
   상기 검출 신호들에 기초하여 상기 매칭 제어 신호를 발생하는 제어부를 포함하는 것을 특징으로 하는 인터페이스 회로.
6. 제5 항에 있어서, 상기 각각의 검출 유닛은,
   상기 각각의 수신 병렬 신호의 각 비트들을 순차적으로 쉬프트하여 저장하는 복수의 플립플롭들을 포함하는 쉬프트 레지스터;
   상기 프레임 코드의 각 비트들을 저장하는 코드 저장부; 및
   상기 쉬프트 레지스터의 출력들과 상기 코드 저장부의 출력들을 비교하여 상기 각각의 검출 신호를 출력하는 비교부를 포함하는 것을 특징으로 하는 인터페이스 회로.
7. 제5 항에 있어서,
   상기 검출 유닛들은 상기 제어부로부터 제공되는 복수의 인에이블 신호들에 응답하여 각각 인에이블되고,
   상기 제어부는 상기 프레임 신호의 검출이 완료된 경우, 상기 프레임 신호를 검출한 검출 유닛을 제외한 나머지 검출 유닛들로 제공되는 인에이블 신호들을 비활성화하는 것을 특징으로 하는 인터페이스 회로.
8. 제4 항에 있어서,
   상기 매칭 블록은 상기 각각의 수신 병렬 신호를 입력받아 복수의 출력 단자들 중에서 상기 매칭 제어 신호에 상응하는 출력 단자로 상기 각각의 매칭 병렬 신호를 출력하는 복수의 멀티플렉서들을 포함하는 것을 특징으로 하는 인터페이스 회로.
9. 제8 항에 있어서,
   상기 각각의 멀티플렉서의 출력 단자들과 상기 매칭 출력 단자들은 상기 멀티플렉서들에 대하여 서로 다르게 연결되고, 상기 멀티플렉서들은 동일한 값을 갖는 상기 매칭 제어 신호를 공통으로 수신하는 것을 특징으로 하는 인터페이스 회로.
10. 제8 항에 있어서,
    상기 각각의 멀티플렉서의 출력 단자들과 상기 매칭 출력 단자들은 상기 멀티플렉서들에 대하여 모두 동일하게 연결되고, 상기 멀티플렉서들은 서로 다른 값을 갖는 상기 매칭 제어 신호를 각각 수신하는 것을 특징으로 하는 인터페이스 회로.
11. 제1 항에 있어서,
    상기 프레임 신호는 상기 복수 비트의 프레임 코드 및 상기 인터페이스 회로의 제어를 위한 복수 비트의 제어 코드를 주기적으로 포함하는 것을 특징으로 하는 인터페이스 회로.
12. 제1 항에 있어서,
    상기 직렬 신호는 광학적 전송 라인을 통하여 수신되는 광신호인 것을 특징으로 하는 인터페이스 회로.
13. 제13 항에 있어서,
    상기 광학적 전송 라인에 연결되어 상기 광신호를 전기적 직렬 신호로 변환하기 위한 광전 변환기: 및
    상기 전기적 신호에 기초하여 복원 클록 신호를 발생하고, 상기 복원 클록 신호에 기초하여 상기 전기적 직렬 신호를 샘플링하여 리타임 직렬 신호를 출력하는 클록-데이터 복원 회로를 더 포함하는 것을 특징으로 하는 인터페이스 회로.
14. 적어도 하나의 전송 라인;
    제1 인터페이스 회로; 및
    상기 적어도 하나의 전송 라인을 통하여 상기 제1 인터페이스 회로와 연결된 제2 인터페이스 회로를 포함하고,
    상기 제1 인터페이스 회로는,
    상기 적어도 하나의 전송 라인을 통하여 수신되는 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력하는 병렬화부; 및
    상기 수신 병렬 신호들 중에서 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 검출하고, 상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력하는 경로 전환부를 포함하는 인터페이스 시스템.
15. 제14 항에 있어서, 상기 제2 인터페이스 회로는,
    상기 프레임 신호를 발생하는 비트 스트림 발생기; 및
    상기 프레임 신호를 포함하는 복수의 송신 병렬 신호들을 순차적으로 직렬화하여 상기 적어도 하나의 전송 라인을 통하여 상기 직렬 신호를 출력하는 직렬화부를 포함하는 것을 특징으로 하는 인터페이스 시스템.
16. 제15 항에 있어서,
    상기 경로 전환부는 상기 직렬화부로 입력되는 상기 송신 병렬 신호들의 직렬화 순서와 동일하도록 상기 매칭 병렬 신호들의 출력 순서를 동기화하는 것을 특징으로 하는 인터페이스 시스템.
17. 제15 항에 있어서,
    상기 제1 인터페이스 회로는 상기 제2 인터페이스 회로로의 직렬 신호 송신을 위한 상기 비트 스트림 발생기 및 상기 직렬화부를 더 포함하고,
    상기 제2 인터페이스 회로는 상기 제1 인터페이스 회로로부터의 직렬 신호 송신을 위한 병렬화부 및 상기 경로 전환부를 더 포함하여,
    양방향 통신을 수행하는 것을 특징으로 하는 인터페이스 시스템.
18. 제17 항에 있어서,
    상기 제1 인터페이스 회로 및 상기 제2 인터페이스 회로는 메모리 콘트롤러 및 메모리 장치 사이의 신호 전송을 인터페이싱하는 것을 특징으로 하는 인터페이스 시스템.
19. 복수 비트의 프레임 코드를 주기적으로 포함하는 프레임 신호를 발생하는 단계;
    상기 프레임 신호를 포함하는 복수의 송신 병렬 신호들을 직렬화하여 직렬 신호를 전송 라인을 통하여 전송하는 단계;
    상기 전송 라인을 통하여 수신되는 상기 직렬 신호를 병렬화하여 복수의 수신 병렬 신호들을 출력하는 단계;
    상기 수신 병렬 신호들 중에서 상기 프레임 신호를 검출하는 단계; 및
    상기 검출 결과에 기초하여 상기 수신 병렬 신호들의 출력 경로를 전환하여 상기 수신 병렬 신호들을 재배열한 복수의 매칭 병렬 신호들을 출력하는 단계를 포함하는 인터페이싱 방법.
20. 제 19항에 있어서,
    전송되는 신호들을 복수의 그룹들로 분할하는 단계를 더 포함하고,
    상기 각 그룹의 신호들에 대하여 각각 상기 직렬화, 상기 병렬화, 상기 프레임 신호의 검출 및 상기 출력 경로의 전환을 수행하는 것을 특징으로 하는 인터페이싱 방법.

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