CN109165176B - 一种幅相控制芯片和总线式数据传输组件 - Google Patents

一种幅相控制芯片和总线式数据传输组件 Download PDF

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Abstract

本申请实施例中提供了一种幅相控制芯片和总线式数据传输组件，其中所述芯片包括：数据输入端；移位器，用于将输入数据的地址位传输至比较器；或，将输入数据的数据位传输至锁存器比较器，用于将输入数据的地址位与预设编码位进行比较，若匹配，则输出使能信号；锁存器，基于所述使能信号，对输入数据的数据位进行锁存，输出传输数据；数据输出端。本方案仅需要预留幅相控制芯片的编码引脚，在通道板级设计阶段定义幅相控制芯片的编码，实现后定义芯片编码的目的，从而使得幅相控制芯片更加统一，有效避免了芯片的多样性，节约了成本，方便了装配。

Description

一种幅相控制芯片和总线式数据传输组件
技术领域
本申请涉雷达信号传输领域，特别涉及一种幅相控制芯片和总线式数据传输组件。
背景技术
相控阵雷达与机械扫描雷达相比，最突出的特点之一就是相控阵雷达天线波束具有捷变能力，而波束捷变能力则需要通过对收发组件各个通道幅相芯片的实时控制实现。传统的收发组件采用SPI(串行通信)通信方式，包括数据线(SDI)，时钟线(SCK)，锁存线(DLK)，而对于多通道组件，每个通道需要一条数据线，才能实现对各个通道的幅相控制。随着相控阵雷达对体积、重量要求的不断提高，实现高集成度收发通道发展的必然趋势。传统的SPI通信方式已经难以满足高集成对收发通道幅相控制的需求。
发明内容
为解决上述问题之一，本申请提供了一种总线式相控阵数据传输组件，以解决目前收发组件通道数量不断增加，数据线相应增加，浪费线路资源的问题。
根据本申请实施例的第一个方面，提供了一种幅相控制芯片，该芯片包括：
数据输入端；
移位器，用于将输入数据的地址位传输至比较器；或，将输入数据的数据位传输至锁存器
比较器，用于将输入数据的地址位与预设编码位进行比较，若匹配，则输出使能信号；
锁存器，基于所述使能信号，对输入数据的数据位进行锁存，输出传输数据；
数据输出端。
优选地，所述芯片还包括：计数器，基于时钟信号，对输入数据进行计数，直至计数输入数据的位数达到预设值，则停止移位器的数据输入。
优选地，所述芯片还包括：时钟信号输入端；所述移位器和锁存器的时钟信号端分别与时钟信号输入端连接。
优选地，所述芯片还包括：连接在数据输入端和移位器之间的输入缓冲模块。
优选地，所述输入缓冲模块的时钟信号端与所述时钟信号输入端连接。
优选地，所述芯片还包括：连接在锁存器和数据输出端之间的输出缓冲模块。
优选地，所述芯片还包括：用于为所述锁存器提供参考信号的锁存信号输入端。
优选地，所述芯片还包括：用于为每个芯片进行编码的编码器；所述编码器与比较器连接。
根据本申请实施例的第一个方面，提供了一种总线式数据传输组件，该组件包括：多个并联挂接在一个总线上的如上所述的幅相控制芯片。
优选地，所述多个的幅相控制芯片的时钟信号、输入数据和锁存信号均由总线提供；其中，所述输入数据包括：地址位和数据位。
本方案仅需要预留幅相控制芯片的编码引脚，在通道板级设计阶段定义幅相控制芯片的编码，实现后定义芯片编码的目的，从而使得幅相控制芯片更加统一，有效避免了芯片的多样性，节约了成本，方便了装配。
本申请所述技术方案通过将多个幅相控制芯片并联挂接在一个总线上的方式，有效减少了连接芯片的布线数量，便于收发组件高集成度的实现。
附图说明
此处所说明的附图用来提供对本申请的进一步理解，构成本申请的一部分，本申请的示意性实施例及其说明用于解释本申请，并不构成对本申请的不当限定。在附图中：
图1示出本申请所述总线式数据传输组件的示意图；
图2示出本申请所述幅相控制芯片的示意图；
图3示出本申请所述总线式数据传输组件的传输时序示意图。
具体实施方式
为了使本申请实施例中的技术方案及优点更加清楚明白，以下结合附图对本申请的示例性实施例进行进一步详细的说明，显然，所描述的实施例仅是本申请的一部分实施例，而不是所有实施例的穷举。需要说明的是，在不冲突的情况下，本申请中的实施例及实施例中的特征可以相互组合。
本方案的核心思路是在收发组件SPI通信方式的基础上，在数据线(SDI)上增加幅相控制芯片地址编码位，多个通道的幅相控制芯片挂在SPI总线上，数据传输时，对应预置地址编码的幅相控制芯片接收相应数据，从而实现对通道的幅相控制，解决收发组件随着通道数量增加而数据线增加的问题。
实施例一
如图1所示，本实例提供了一种幅相控制芯片，该芯片通过编码器引出的编码引脚对芯片进行编码设置，从而使芯片在集成使用中更加方便统一定义；其内部通过比较器对输入数据进行匹配识别，从而在集成使用过程中避免数据误传的问题。具体的，该芯片包括：数据输入端、移位器、比较器、锁存器和数据输出端；该芯片利用数据输入端将SPI总线中传输的数据输入至芯片中的移位器；利用比较器对输入数据中的地址位进行比较，若匹配，则移位器将输入数据中的数据位传输给锁存器进行锁存，锁存后的数据通过数据输出端输出。
本方案中，由于SPI总线中传输的数据包括地址位和数据位，为了判断输入芯片的数据是否已经足位，需要对已经输入的数据位数进行计数。因此，本实例中，在所述芯片中进一步设置计数器，该计数器能够对输入芯片的数据位数进行统计，当输入数据的位数达到预设值，则确定数据传输完毕，可以开始比较。
本方案中，为了保证芯片内部的时钟统一，在芯片上进一步设置有时钟信号输入端，通过该输入端引入SPI总线提供的时钟。该时钟信号输入端分别与输入缓存模块、移位器、计数器、锁存器的时钟输入端连接，以使输入缓冲模块、位移器、锁存器和计数器拥有与总线统一的时钟，增加数据传输的精准性。
本方案中，所述芯片还包括：连接在数据输入端和移位器之间的输入缓冲模块，以及连接在锁存器和数据输出端之间的输出缓冲模块。通过输入缓冲模块和输出缓冲模块对数据输入和输出芯片时进行数据缓冲。
本方案中，所述芯片还设有用于为所述锁存器提供参考信号的锁存信号输入端。所述锁存信号输入端通过SPI总线获取锁存触发信号。同时，锁存器工作还需要配合比较器发出的使能信号，只有比较器确认数据匹配后，锁存器才能对输入的数据进行锁存。
本方案中，芯片上设置有编码器，通过编码器引出的引脚可以对芯片进行唯一编码，编码位数可以根据实际需要而调整。编码器直接与比较器连接，这样比较器即可根据编码器设置的唯一编码对输入数据进行筛选。
如图2所示，本实例中进一步提供了一种总线式数据传输组件，该组件包括多个并联挂接在SPI总线上的如上所述的幅相控制芯片。所有幅相控制芯片的例如时钟信号、输入数据或锁存信号均从SPI总线获取，如图3所示，为SPI总线中各信号的传输时序。其中，输入芯片的数据包括：地址位和数据位。幅相控制芯片通过对输入数据中地址位进行比较识别，确定是否为该芯片的数据通道所需的幅相控制数据，从而避免数据误传的问题。通过将多个幅相控制芯片并联挂接到SPI总线上，不但能够实现芯片集成的问题，同时，解决收发组件随着通道数量增加而数据线增加的问题。
实施例二
本实例提供一种相控阵收发组件数据传输方案，该方案能够解决收发组件通道数量不断增加，数据线相应增加导致布线不便的问题。
如图1所示，为一种幅相控制芯片的示意图。该芯片包括：时钟信号输入端SCK、数据输入端DI、锁存信号输入端DLK、具有m个编码的编码器(A1，……，Am编码位)、数据输出端(D1，D2，……，Dn)；通过上述输入端从SPI总线获取时钟信号、输入数据、锁存信号，利用编码器引出的编码引脚对芯片进行编码。该芯片还包括：输入缓冲模块，移位器，锁存器，输出缓冲模块，计数器和比较器。
如图2所示，为总线式数据传输组件的示意图。该组件包括：多个并联挂接在SPI总线上的K个幅相控制芯片，每个幅相控制芯片的时钟信号输入端SCK、数据输入端DI、锁存信号输入端DLK均与总线连接。
工作时，K个幅相控制芯片通过时钟信号输入端SCK、数据输入端DI、锁存信号输入端DLK挂接在总线对应的SCK，SDI和DLK位上，每个幅相控制芯片通过从编码器引出的编码引脚A1……Am(编码位)预置唯一的编码。由地址位和数据位组成的M+N位数据在SCK串行时钟下，一次进入K个幅相控制芯片，依次进入输入缓冲模块，移位器。同时，由时钟信号触发计数器开始计数，直至计数满M+N时，将移位器的高M位与幅相控制芯片的比较器，比较器基于预置的唯一编码进行比较，如果匹配，则使能锁存器，在锁存信号的触发下，将移位器中的低N位数据锁存至锁存器，再经输出缓冲模块，输出至幅相控制芯片的数据输出端；如果不匹配，则锁存器不使能，锁存信号不会触发更新锁存信号，幅相控制芯片保持原信号不变。
本方案仅需要预留幅相控制芯片的编码引脚，在通道板级设计阶段定义幅相控制芯片的编码，实现后定义芯片编码，使得幅相控制芯片统一，有效避免了芯片的多样性，节约了成本，方便了装配，同时有效的减少了多通道收发组件布线数量，便于收发组件高集成度的实现。
本发明仅需要预留幅相控制芯片的编码引脚，在通道板级设计阶段定义幅相控制芯片的编码，实现后定义芯片编码，使得幅相控制芯片统一，有效避免了芯片的多样性，节约了成本，方便了装配，同时有效的减少了多通道收发组件布线数量，便于收发组件高集成度的实现。
尽管已描述了本申请的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本申请范围的所有变更和修改。
显然，本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样，倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内，则本申请也意图包含这些改动和变型在内。

Claims (8)

1.一种幅相控制芯片，其特征在于，该芯片包括：
数据输入端；
移位器，用于将输入数据的地址位传输至比较器；或，将输入数据的数据位传输至锁存器
比较器，用于将输入数据的地址位与预设编码位进行比较，若匹配，则输出使能信号；
锁存器，基于所述使能信号，对输入数据的数据位进行锁存，输出传输数据；
数据输出端；
用于为每个芯片进行编码的编码器；所述编码器与比较器连接；
所述芯片还包括：时钟信号输入端；所述移位器和锁存器的时钟信号端分别与时钟信号输入端连接。
2.根据权利要求1所述的幅相控制芯片，其特征在于，所述芯片还包括：计数器，基于时钟信号，对输入数据进行计数，直至计数输入数据的位数达到预设值，则停止移位器的数据输入。
3.根据权利要求1所述的幅相控制芯片，其特征在于，所述芯片还包括：连接在数据输入端和移位器之间的输入缓冲模块。
4.根据权利要求3所述的幅相控制芯片，其特征在于，所述输入缓冲模块的时钟信号端与所述时钟信号输入端连接。
5.根据权利要求1所述的幅相控制芯片，其特征在于，所述芯片还包括：连接在锁存器和数据输出端之间的输出缓冲模块。
6.根据权利要求1所述的幅相控制芯片，其特征在于，所述芯片还包括：用于为所述锁存器提供参考信号的锁存信号输入端。
7.一种总线式数据传输组件，其特征在于，该组件包括：多个并联挂接在一个总线上的如权利要求1至6任意一项所述的幅相控制芯片。
8.根据权利要求7所述的总线式数据传输组件，其特征在于，所述多个的幅相控制芯片的时钟信号、输入数据和锁存信号均由总线提供；其中，所述输入数据包括：地址位和数据位。
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