JPS6053976B2 - 周波数偏移変調器 - Google Patents
周波数偏移変調器Info
- Publication number
- JPS6053976B2 JPS6053976B2 JP12582580A JP12582580A JPS6053976B2 JP S6053976 B2 JPS6053976 B2 JP S6053976B2 JP 12582580 A JP12582580 A JP 12582580A JP 12582580 A JP12582580 A JP 12582580A JP S6053976 B2 JPS6053976 B2 JP S6053976B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- input terminal
- output terminal
- terminal
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
- H04L27/18—Phase-modulated carrier systems, i.e. using phase-shift keying
- H04L27/20—Modulator circuits; Transmitter circuits
- H04L27/2003—Modulator circuits; Transmitter circuits for continuous phase modulation
- H04L27/2021—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained
- H04L27/2025—Modulator circuits; Transmitter circuits for continuous phase modulation in which the phase change per symbol period is not constrained in which the phase changes in a piecewise linear manner within each symbol period
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Description
【発明の詳細な説明】
従来、周波数偏移変調器（以下ＦＳ変調器と言う。
）としては、デジタル変調信号によつて発信周波数がｆ
ａ及びｆｂに偏移する２周波数発信回路と、デジタル変
調信号のパルス幅を２周波発信回路の出力信号を分周し
た分周出力によつて設定する設定回路とを有し、デジタ
ル変調信号と出力信号との同期をとることにより、出力
信号が周波数偏移する際の位相すれを防止したＦＳ変調
器があつた。 しかしこのようなＦＳ変調器では、構成
が複雑で、発振周波数ｆａ及び化を変化させようとする
と、２周波数発信回路を取替えなければならなかつた。
ａ及びｆｂに偏移する２周波数発信回路と、デジタル変
調信号のパルス幅を２周波発信回路の出力信号を分周し
た分周出力によつて設定する設定回路とを有し、デジタ
ル変調信号と出力信号との同期をとることにより、出力
信号が周波数偏移する際の位相すれを防止したＦＳ変調
器があつた。 しかしこのようなＦＳ変調器では、構成
が複雑で、発振周波数ｆａ及び化を変化させようとする
と、２周波数発信回路を取替えなければならなかつた。
この発明は簡単な構成で、デジタル変調信号と出力信
号との同期をとることなく位相ずれが防止できるＦＳ変
調器を提供しようとするものである。
号との同期をとることなく位相ずれが防止できるＦＳ変
調器を提供しようとするものである。
以下、この発明を図示の一実施例に基づいて説明する
。
。
第１図において２はｎビット直列入力並列出力型のシ
フトレジスタあるいはシフトレジスタを応用したジヨン
ソンカウンタであり、このシフトレジスタ２のクロック
パルス入力端子４にはクロックパルス発生回路６が接続
されている。
フトレジスタあるいはシフトレジスタを応用したジヨン
ソンカウンタであり、このシフトレジスタ２のクロック
パルス入力端子４にはクロックパルス発生回路６が接続
されている。
シフトレジスタ２の出力端子Ｑ、は、ローパスフィルタ
８を介して変調出力端子１０に接続され、出力端子Ｑｎ
−、、Ｑｎはそれぞれ論理回路１２に接続されている。
論理回路１２は、反転入力アンド回路１４、アト回路
１６並びにオア回路１８から構成され、反転入力アンド
回路１４並びにアンド回路１６の出力がオア回路１８の
入力に接続されている。
８を介して変調出力端子１０に接続され、出力端子Ｑｎ
−、、Ｑｎはそれぞれ論理回路１２に接続されている。
論理回路１２は、反転入力アンド回路１４、アト回路
１６並びにオア回路１８から構成され、反転入力アンド
回路１４並びにアンド回路１６の出力がオア回路１８の
入力に接続されている。
反転入力アンド回路１４の１方の入力端子２０はシフト
レジスタ２の出力端子Ｑｎ−、に接続され、他方の入力
端子２２はデジタル変調信号２１が供給される変調信号
入力端子２４に接続されている。アンド回路１６の１方
の入力端子は反転入力端子２８で、この反転入力端子２
８はシフトレジスタ２の出力端子Ｑｎに接続され、他方
の入力端子２６は変調信号入力端子２４に接続されてい
る。またオア回路１８の出力はシフトレジスタ２のデー
タ入力端子３０に接続されている。この様に構成された
ＦＳ変調器の最も簡単な例としてｎ＝３の場合について
説明する。
レジスタ２の出力端子Ｑｎ−、に接続され、他方の入力
端子２２はデジタル変調信号２１が供給される変調信号
入力端子２４に接続されている。アンド回路１６の１方
の入力端子は反転入力端子２８で、この反転入力端子２
８はシフトレジスタ２の出力端子Ｑｎに接続され、他方
の入力端子２６は変調信号入力端子２４に接続されてい
る。またオア回路１８の出力はシフトレジスタ２のデー
タ入力端子３０に接続されている。この様に構成された
ＦＳ変調器の最も簡単な例としてｎ＝３の場合について
説明する。
ｎ＝３であるとすると出力端子Ｑｌ，Ｑ２，Ｑ３とから
なり、出力端子Ｑ１はローパスフィルタ８に、出力端子
Ｑ２は入力端子２０に、出力端ＦＱ３は反転入力端子２
８にそれぞれ接続されている。
なり、出力端子Ｑ１はローパスフィルタ８に、出力端子
Ｑ２は入力端子２０に、出力端ＦＱ３は反転入力端子２
８にそれぞれ接続されている。
今、このように構成されたＦＳ変調器のシフトレジスタ
２の各出力端子Ｑｌ，Ｑ２，Ｑ３がそれぞれ第２図の左
端に示すように低レベルであるとし、変調信号入力端子
２４に高レベルのデジタル変調信号２１が印加されてい
るとすると、出力端子９が低レベルであるのでアンド回
路１６の出力は高レベルとなりデータ入力端子３０は高
レベルとなる。この状態でクロックパルス入力端子４に
クロックパルスちが印加されると、出力端了Ｑ１が高レ
ベルとなる。
２の各出力端子Ｑｌ，Ｑ２，Ｑ３がそれぞれ第２図の左
端に示すように低レベルであるとし、変調信号入力端子
２４に高レベルのデジタル変調信号２１が印加されてい
るとすると、出力端子９が低レベルであるのでアンド回
路１６の出力は高レベルとなりデータ入力端子３０は高
レベルとなる。この状態でクロックパルス入力端子４に
クロックパルスちが印加されると、出力端了Ｑ１が高レ
ベルとなる。
またデータ入力端子３０は、出力端子（が低レベルのま
まであるので高レベルの状態を保つ。次にクロックパル
スＴ２が印加されると出力端子Ｑｌ，Ｑ２がいずれも高
レベルとなる。
まであるので高レベルの状態を保つ。次にクロックパル
スＴ２が印加されると出力端子Ｑｌ，Ｑ２がいずれも高
レベルとなる。
この状態においても出力端了Ｑ３は低レベルであるので
、データ入力端子３０は高レベルのままである。次に、
クロックパルスＴ３が印加されると出力端子Ｑｌ，Ｑ２
，Ｑ３はすべて高レベルとなる。同時にアンド回路１６
の出力が低レベルとなるので、データ入力端子３０は低
レベルとなる。データ入力端子３０は、出力端了Ｑ３が
低レベルになるまで低レベルの状態を保つので、クロッ
クパルスＴ４，ｔ５，ｔ６が順次印加されるごとに出力
端子Ｑｌ，出力端子Ｑ２，出力端子Ｑ３が順次低レベル
となり、クロックパルスちで再びクロックパルスちが印
加された状態と等しい状態となる。以下、この状態をデ
ジタル変調信号２１が高レベルの間、クロックパルスの
６フレーム長を一周．期として繰返す。
、データ入力端子３０は高レベルのままである。次に、
クロックパルスＴ３が印加されると出力端子Ｑｌ，Ｑ２
，Ｑ３はすべて高レベルとなる。同時にアンド回路１６
の出力が低レベルとなるので、データ入力端子３０は低
レベルとなる。データ入力端子３０は、出力端了Ｑ３が
低レベルになるまで低レベルの状態を保つので、クロッ
クパルスＴ４，ｔ５，ｔ６が順次印加されるごとに出力
端子Ｑｌ，出力端子Ｑ２，出力端子Ｑ３が順次低レベル
となり、クロックパルスちで再びクロックパルスちが印
加された状態と等しい状態となる。以下、この状態をデ
ジタル変調信号２１が高レベルの間、クロックパルスの
６フレーム長を一周．期として繰返す。
次にデジタル変調信号２１が低レベルの場合について説
明する。
明する。
今、デジタル変調信号２１が、クロックパルスＴｌｌ，
ｔｌ。
ｔｌ。
間で低レベルに変化したとする。クロックパルスＴｌｌ
が印加された状態では、出力端子Ｑ１は低レベル、出力
端子Ｑ２は低レベル、出力端子Ｑ３は高レベルとなりデ
ータ入力端子３０は低レベルとなるが、デジタル変調信
号２１が低レベルとなると反転入力アンド回路１４の出
力が高レベルとなるので再びデータ入力端子３０は高レ
ベルとなり、クロックパルスＴｌ２が印加されると出力
端子Ｑ１は高レベルとなる。次にクロックパルスＴｌ３
が印加されると出力端子Ｑｌ，Ｑ２は高レベル、データ
入力端子３０は低レベルとなり、次のクロックパルスＴ
ｌ４で再び出力端子Ｑ１は低レベルとなる。
が印加された状態では、出力端子Ｑ１は低レベル、出力
端子Ｑ２は低レベル、出力端子Ｑ３は高レベルとなりデ
ータ入力端子３０は低レベルとなるが、デジタル変調信
号２１が低レベルとなると反転入力アンド回路１４の出
力が高レベルとなるので再びデータ入力端子３０は高レ
ベルとなり、クロックパルスＴｌ２が印加されると出力
端子Ｑ１は高レベルとなる。次にクロックパルスＴｌ３
が印加されると出力端子Ｑｌ，Ｑ２は高レベル、データ
入力端子３０は低レベルとなり、次のクロックパルスＴ
ｌ４で再び出力端子Ｑ１は低レベルとなる。
以下、この状態をデジタル変調信号２１が低レノベルの
間、クロックパルスの４フレーム長を一周期として繰返
す。
間、クロックパルスの４フレーム長を一周期として繰返
す。
したがつて変調出力端子１０から送出する出力信号３６
すなわち、出力端ＦＱｌの出力波形３４をローパスフィ
ルタ８で整形したものは、デジタル変調信号２１が高レ
ベルの時には周波数Ｆａがクロックパルスの繰返し周波
数ＦＣＫＨｚ〕の１１６とされ、デジタル変調信号２１
が低レベルの時には周波数偽が周波数Ｆ〔Ｋ十〕の１１
４とされて、ＦＳ変調が行なわれる。
すなわち、出力端ＦＱｌの出力波形３４をローパスフィ
ルタ８で整形したものは、デジタル変調信号２１が高レ
ベルの時には周波数Ｆａがクロックパルスの繰返し周波
数ＦＣＫＨｚ〕の１１６とされ、デジタル変調信号２１
が低レベルの時には周波数偽が周波数Ｆ〔Ｋ十〕の１１
４とされて、ＦＳ変調が行なわれる。
上記実施例ては出力端子Ｑ２と出力端子Ｑ３を論理回路
１２に接続したが、一般に出力端子ＱＯ−１と出力端子
Ｑｎを論理回路１２に接続することによつて、デジタル
変調信号２１によつて出力信号３６の周波数をで表わさ
れる２値にとることができる。
１２に接続したが、一般に出力端子ＱＯ−１と出力端子
Ｑｎを論理回路１２に接続することによつて、デジタル
変調信号２１によつて出力信号３６の周波数をで表わさ
れる２値にとることができる。
したがつて、クロックパルスの繰返し周波数Ｆ及びｎの
値を適当に選択することにより、出力信号３６の２周波
数Ｆａ，Ｆｂを任意に設定することができる。
値を適当に選択することにより、出力信号３６の２周波
数Ｆａ，Ｆｂを任意に設定することができる。
またデジタル変調信号２１がクロックパルス及び出力信
号３６と非同期でもシフトレジスタ２にはクロックパル
スと同期して読込まれ、従来のＦＳ変調器のような同期
を取る回路が不要で、回路構成が簡単である。さらに、
デジタル変調信号２１がいかなる状態の時に印加されて
も、出力端子Ｑ１の出力波形３４の周波数はＦａ〔ＫＨ
ｚ〕もしくはＦｂＣＫＨｚ〕以外の値とならないので、
出力信号３６は、ＦａＣＫ土〕もしくはＦｂ〔ＫＨｚ〕
の２値のみをとる。さらに、第２図に示すように周波数
が偏移する際に位相ずれがおこることはない。以上、説
明したようにこの発明によれば、簡単な構成で非同期の
デジタル変調信号を印加でき、周波数偏移の際に位相ず
れが生じないＦＳ変調器が実現できる。
号３６と非同期でもシフトレジスタ２にはクロックパル
スと同期して読込まれ、従来のＦＳ変調器のような同期
を取る回路が不要で、回路構成が簡単である。さらに、
デジタル変調信号２１がいかなる状態の時に印加されて
も、出力端子Ｑ１の出力波形３４の周波数はＦａ〔ＫＨ
ｚ〕もしくはＦｂＣＫＨｚ〕以外の値とならないので、
出力信号３６は、ＦａＣＫ土〕もしくはＦｂ〔ＫＨｚ〕
の２値のみをとる。さらに、第２図に示すように周波数
が偏移する際に位相ずれがおこることはない。以上、説
明したようにこの発明によれば、簡単な構成で非同期の
デジタル変調信号を印加でき、周波数偏移の際に位相ず
れが生じないＦＳ変調器が実現できる。
なお、上記実施例では、シフトレジスタ２の端子Ｑｎ−
１，Ｑｎの出力をそれぞれ反転してアンド回路１４，１
６に供給したが、これらシフトレジスタ出力を反転せす
そのま）アンド回路１４，１６に供給すると共に、オア
回路１８の出を反転してデータ入力端子に供給してもよ
い。
１，Ｑｎの出力をそれぞれ反転してアンド回路１４，１
６に供給したが、これらシフトレジスタ出力を反転せす
そのま）アンド回路１４，１６に供給すると共に、オア
回路１８の出を反転してデータ入力端子に供給してもよ
い。
また、上記実施例において出力端子Ｑ１からローパスフ
ィルタ８を介して変調出力を取出したが、その他の任意
の出力端子Ｑ２乃至Ｑｎから変調出力を取出してもよい
。
ィルタ８を介して変調出力を取出したが、その他の任意
の出力端子Ｑ２乃至Ｑｎから変調出力を取出してもよい
。
【図面の簡単な説明】
第１図はこの発明を実施した周波数偏移変調器の回路図
、第２図は各端子の波形とクロックパルスとの関係を表
わすタイミング図てある。 ２・・・・・・シフトレジスタ、４・・・・・・クロッ
クパルス入力端子、６・・・・・・クロックパルス発生
回路、Ｑ１″乃至Ｑｎ・・・・・・出力端子、１０・・
・・・・変調出力端子、１２・・・・・論理回路、２１
・ ・・デジタル変調信号。
、第２図は各端子の波形とクロックパルスとの関係を表
わすタイミング図てある。 ２・・・・・・シフトレジスタ、４・・・・・・クロッ
クパルス入力端子、６・・・・・・クロックパルス発生
回路、Ｑ１″乃至Ｑｎ・・・・・・出力端子、１０・・
・・・・変調出力端子、１２・・・・・論理回路、２１
・ ・・デジタル変調信号。
Claims (1)
- １ クロックパルスが供給されるクロックパルス入力端
子並びにデータ信号が供給されるデータ入力端子を有す
る直列入力並列出力型のシフトレジスタと、このシフト
レジスタの任意に選ばれる第１の出力端子及び第１の出
力端子に隣接する第２の出力端子のいずれかを変調信号
に応じて選択して上記データ入力端子に接続する選択回
路と、第１及び第２の出力端子と上記選択回路の間もし
くは上記選択回路と上記データ入力端子の間に介在する
否定回路と、上記シフトレジスタの任意に選ばれる出力
端子に接続された変調出力端子とからなる周波数偏移変
調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12582580A JPS6053976B2 (ja) | 1980-09-10 | 1980-09-10 | 周波数偏移変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12582580A JPS6053976B2 (ja) | 1980-09-10 | 1980-09-10 | 周波数偏移変調器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5750157A JPS5750157A (en) | 1982-03-24 |
| JPS6053976B2 true JPS6053976B2 (ja) | 1985-11-28 |
Family
ID=14919866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12582580A Expired JPS6053976B2 (ja) | 1980-09-10 | 1980-09-10 | 周波数偏移変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6053976B2 (ja) |
-
1980
- 1980-09-10 JP JP12582580A patent/JPS6053976B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5750157A (en) | 1982-03-24 |
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