JPS588612B2 - デイジタル位相比較器 - Google Patents
デイジタル位相比較器Info
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- JPS588612B2 JPS588612B2 JP50103721A JP10372175A JPS588612B2 JP S588612 B2 JPS588612 B2 JP S588612B2 JP 50103721 A JP50103721 A JP 50103721A JP 10372175 A JP10372175 A JP 10372175A JP S588612 B2 JPS588612 B2 JP S588612B2
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- JP
- Japan
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- output
- terminal
- signal
- input
- flop
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- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
- H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
- H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】
本発明は２つの入力信号をデイジタル処理することによ
って、上記２つの入力信号の位相差に応じた比較出力を
得るようにしたデイジタル位相比較器に関し、特にＰＬ
Ｌ回路を時分割して用いる場合に用いて最適なものであ
る。
って、上記２つの入力信号の位相差に応じた比較出力を
得るようにしたデイジタル位相比較器に関し、特にＰＬ
Ｌ回路を時分割して用いる場合に用いて最適なものであ
る。
第１図は複数のＶ．Ｃ．Ｏ（電圧制御形発振器で１つの
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を
時分割的に共用することによって、夫々周波数の異る複
数の信号を同時に得るようにした信号発生装置を示すも
のである。
ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）回路を
時分割的に共用することによって、夫々周波数の異る複
数の信号を同時に得るようにした信号発生装置を示すも
のである。
第１図に於いて、ｎ個のＶ．Ｃ．Ｏ１１，１２・・・・
・・１ｎは夫々ｆ１，ｆ２・・・・・・ｆｎの発振周波
数を有するものであり、各発振出力信号Ｅ１，Ｅ２・・
・・・・Ｅｎはマルチプレクサ２に加えられると共に出
力端子３１，３２・・・・・・３３に加えられる。
・・１ｎは夫々ｆ１，ｆ２・・・・・・ｆｎの発振周波
数を有するものであり、各発振出力信号Ｅ１，Ｅ２・・
・・・・Ｅｎはマルチプレクサ２に加えられると共に出
力端子３１，３２・・・・・・３３に加えられる。
マルチプレクサ２はｎ個のスイッチング回路とアドレス
デコーダとを内蔵するもので、アドレスデコーダの指示
に基いて、上記出力Ｅ１〜Ｅｎを順次に切換えて次段の
プログラマブルカウンタ４に加える。
デコーダとを内蔵するもので、アドレスデコーダの指示
に基いて、上記出力Ｅ１〜Ｅｎを順次に切換えて次段の
プログラマブルカウンタ４に加える。
このカウンタ４は例えば４ピットバイナリーカウンタを
構成するもので、Ｖ．Ｃ．Ｏ１１〜１ｎの各々よりマル
チプレクサ２を介して順次に送られて来る出力信号Ｅ１
〜Ｅｎを入力クロツクパルスとして各出力信号に応じて
分周比をＮ１，Ｎ２・・・・・・Ｎｎと順次変えながら
計数を行うものである。
構成するもので、Ｖ．Ｃ．Ｏ１１〜１ｎの各々よりマル
チプレクサ２を介して順次に送られて来る出力信号Ｅ１
〜Ｅｎを入力クロツクパルスとして各出力信号に応じて
分周比をＮ１，Ｎ２・・・・・・Ｎｎと順次変えながら
計数を行うものである。
上記Ｎ１〜Ｎｎの分周比の制御はアドレスデコーダ５の
指示に基いて行われる。
指示に基いて行われる。
次にカウンタ４から順次得られるｆ１／Ｎ１，ｆ２／Ｎ
２・・・・ｆｎ／Ｎｎに夫々分周された周波数を有する
分周信号は位相比較器６の一方の入力端子に加えられる
。
２・・・・ｆｎ／Ｎｎに夫々分周された周波数を有する
分周信号は位相比較器６の一方の入力端子に加えられる
。
この位相比較器６の他方の入力端子には水晶発振器等で
構成された基準信号発振器７からの周波数ｆｓを有する
基準信号が加えられ、この基準信号とカウンタ４からの
上記分周信号との位相が順次に比較される。
構成された基準信号発振器７からの周波数ｆｓを有する
基準信号が加えられ、この基準信号とカウンタ４からの
上記分周信号との位相が順次に比較される。
この順次比較出力はマルチプレクサ８に順次加えられる
。
。
このマルチプレクサ８は前記マルチプレクサ２と同様に
ｎ個のスイッチング回路とアドレスデコーダとを内蔵す
るもので、マルチプレクサ２と同期してスイッチング回
路が順次に切換えられることにより、上記順次比較出力
を次段のｎ個の積分器９１，９２・・・・・・９ｎに順
次に加える。
ｎ個のスイッチング回路とアドレスデコーダとを内蔵す
るもので、マルチプレクサ２と同期してスイッチング回
路が順次に切換えられることにより、上記順次比較出力
を次段のｎ個の積分器９１，９２・・・・・・９ｎに順
次に加える。
この積分器９１〜９ｎは各比較出力電圧を積分して制御
電圧Ｖｃ１，Ｖｃ２・・・・・・Ｖｃｎと成し、この制
御電圧はＶ．Ｃ．Ｏ１１〜１ｎの各々に順次に加えられ
て、夫々の発振周波数ｆ１〜ｆｎを制御する。
電圧Ｖｃ１，Ｖｃ２・・・・・・Ｖｃｎと成し、この制
御電圧はＶ．Ｃ．Ｏ１１〜１ｎの各々に順次に加えられ
て、夫々の発振周波数ｆ１〜ｆｎを制御する。
一方前記基準発振器７からの基準信号はロードパルス発
振器１０及びチャンネルカウンタ１１に加えられる。
振器１０及びチャンネルカウンタ１１に加えられる。
このチャンネルカウンタ１１はＶ．Ｃ．Ｏ１１〜１ｎを
ｎ個用いる場合即ち目的とする信号がｎ種類ならばｎ進
カウンタとするもので、その出力はマルチプレクサ２，
８及びアドレスデコーダ５に加えられる。
ｎ個用いる場合即ち目的とする信号がｎ種類ならばｎ進
カウンタとするもので、その出力はマルチプレクサ２，
８及びアドレスデコーダ５に加えられる。
これによってマルチプレクサ２，８のスイッチング回路
が順次に切換えられると共にアドレスデコーダ５を動作
させる。
が順次に切換えられると共にアドレスデコーダ５を動作
させる。
アドレスデコーダ５はダイオードマトリックスを内蔵し
、チャンネルカウンタ１１の出力に基いて、ダイオード
マトリックスの各ダイオードの動作を選択することによ
って４ピットの出力信号をカウンタ４のＡ，Ｂ，Ｃ，Ｄ
端子に加える。
、チャンネルカウンタ１１の出力に基いて、ダイオード
マトリックスの各ダイオードの動作を選択することによ
って４ピットの出力信号をカウンタ４のＡ，Ｂ，Ｃ，Ｄ
端子に加える。
これによってカウンタ４のリセット値がマルチプレクサ
２，８の切換えと同期して順次変えられ、分周此がＮ１
，Ｎ２・・・・・・Ｎｎと変えられる。
２，８の切換えと同期して順次変えられ、分周此がＮ１
，Ｎ２・・・・・・Ｎｎと変えられる。
チャンネルカウンタ１１がｎ進計数を行う周期Ｔｓは基
準信号の周波数ｆｓに対してＴｓ＝Ｋ×１／ｆｓ（但し
Ｋ：整数）であり、この周期Ｔｓでマルチプレクサ２，
８のスイッチング回路の切換え及びカウンタ４の分周比
Ｎ１〜Ｎｎの切換えを制御することになる。
準信号の周波数ｆｓに対してＴｓ＝Ｋ×１／ｆｓ（但し
Ｋ：整数）であり、この周期Ｔｓでマルチプレクサ２，
８のスイッチング回路の切換え及びカウンタ４の分周比
Ｎ１〜Ｎｎの切換えを制御することになる。
またロードパルス発振器１０は例えばモノマルチ等が用
いられるもので、基準信号の所定周期毎に１個のロード
パルスを出力し、このパルスをＶ．Ｃ．Ｏ１１〜１ｎ及
びカウンタ４に加えることによって、これらのＶ．Ｃ．
Ｏ及びカウンタを上記所定周期毎に強制的にリセットし
て、初期位相を基準信号の位相と合致させるようにして
いる。
いられるもので、基準信号の所定周期毎に１個のロード
パルスを出力し、このパルスをＶ．Ｃ．Ｏ１１〜１ｎ及
びカウンタ４に加えることによって、これらのＶ．Ｃ．
Ｏ及びカウンタを上記所定周期毎に強制的にリセットし
て、初期位相を基準信号の位相と合致させるようにして
いる。
以上の構成及び動作によれば、Ｖ．Ｃ．Ｏ１１〜１ｎの
中の１個、カウンタ４、位相比較器６、基準信号発振器
７及び積分器９１〜９ｎの中の１個によりＰＬＬ回路を
構成することになり、このＰＬＬ回路がｎ個のＶ．Ｃ．
Ｏ１１〜１ｎで共用され前記Ｔｓの周期で時分割的に動
作することによって、出力端子３１〜３ｎよりＶ．Ｃ．
Ｏ１１〜１ｎからの周波数制御された安定な周波数を有
するｎ種の出力信号Ｅ１〜Ｅｎを同時に得ることができ
る。
中の１個、カウンタ４、位相比較器６、基準信号発振器
７及び積分器９１〜９ｎの中の１個によりＰＬＬ回路を
構成することになり、このＰＬＬ回路がｎ個のＶ．Ｃ．
Ｏ１１〜１ｎで共用され前記Ｔｓの周期で時分割的に動
作することによって、出力端子３１〜３ｎよりＶ．Ｃ．
Ｏ１１〜１ｎからの周波数制御された安定な周波数を有
するｎ種の出力信号Ｅ１〜Ｅｎを同時に得ることができ
る。
次に第１図の比較回路６に適用し得る本発明によるデイ
ジタル位相比較器の実施例について説明する。
ジタル位相比較器の実施例について説明する。
第２図に於いて、入力端子１２ａ，１２ｂには互いに位
相比較されるべき第１及び第２のパルス入力信号Ｅａ，
Ｅｂが加えられる。
相比較されるべき第１及び第２のパルス入力信号Ｅａ，
Ｅｂが加えられる。
この入力信号Ｅａ，Ｅｂは第１のＦ．Ｆ（フリツプ・フ
ロツプ）１３ａ，１３ｂの各トリガ一端子Ｔ１，Ｔ２に
夫々加えられると共に、入力信号ＥｂはＯＲゲート１４
ａの一方の入力端子に加えられ、入力信号ＥａはＯＲゲ
ート１４ｂの一方の入力端子に加えられる。
ロツプ）１３ａ，１３ｂの各トリガ一端子Ｔ１，Ｔ２に
夫々加えられると共に、入力信号ＥｂはＯＲゲート１４
ａの一方の入力端子に加えられ、入力信号ＥａはＯＲゲ
ート１４ｂの一方の入力端子に加えられる。
またＯＲゲート１４ａの他方の入力端子にはＦ・Ｆ１３
ｂの出力端子Ｑ２の出力が加えられると共に、このＯＲ
ゲート１４ａの出力はＦ・Ｆ１３ａのリセット端子Ｒ１
に加えられる。
ｂの出力端子Ｑ２の出力が加えられると共に、このＯＲ
ゲート１４ａの出力はＦ・Ｆ１３ａのリセット端子Ｒ１
に加えられる。
ＯＲゲート１４ｂの他方の入力端子にはＦ・Ｆ１３ａの
出力端子Ｑ１の出力が加えられると共に、このＯＲゲー
ト１４ｂの出力はＦ・Ｆ１３ｂのリセット端子Ｒ２に加
えられる。
出力端子Ｑ１の出力が加えられると共に、このＯＲゲー
ト１４ｂの出力はＦ・Ｆ１３ｂのリセット端子Ｒ２に加
えられる。
上記Ｑ１ 出力はまた加算器１５にも加えられ、上記Ｑ
２出力はインバータ１６で極性反転されて加算器１５に
加えられ、この加算器１５の出力は入力信号ＥａとＥｂ
との位相差に応じた位相比較出力Ｅｃとして出力端子１
７より取り出される。
２出力はインバータ１６で極性反転されて加算器１５に
加えられ、この加算器１５の出力は入力信号ＥａとＥｂ
との位相差に応じた位相比較出力Ｅｃとして出力端子１
７より取り出される。
次に上記構成による動作を説明する。
尚初期状態では、Ｑ１，Ｑ２出力は共に「０」（低レベ
ル）であり、またＦ・Ｆ１３ａ，１３ｂは共にＴ１，Ｔ
２入力パルスが「０」から「１」（高レベル）に立上っ
たときに、Ｒ１，Ｒ２入力が「０」であればＱ１，Ｑ２
出力は反転し、Ｒ１，Ｒ２入力が「１」であればＴ１，
Ｔ２よりも優先し、Ｑ１，Ｑ２＝「０」、Ｑ１，Ｑ２＝
「１」を保持するように動作する。
ル）であり、またＦ・Ｆ１３ａ，１３ｂは共にＴ１，Ｔ
２入力パルスが「０」から「１」（高レベル）に立上っ
たときに、Ｒ１，Ｒ２入力が「０」であればＱ１，Ｑ２
出力は反転し、Ｒ１，Ｒ２入力が「１」であればＴ１，
Ｔ２よりも優先し、Ｑ１，Ｑ２＝「０」、Ｑ１，Ｑ２＝
「１」を保持するように動作する。
今、入力信号Ｅａとして第３図Ａに示す時間巾ｔａを有
するパルスが入力端子１２ａに加えられ、入力信号Ｅｂ
として入力信号Ｅａに対して時間ｔ１の遅れを有する第
３図Ｂに示す時間巾ｔｂを有するパルスが加えられたと
する。
するパルスが入力端子１２ａに加えられ、入力信号Ｅｂ
として入力信号Ｅａに対して時間ｔ１の遅れを有する第
３図Ｂに示す時間巾ｔｂを有するパルスが加えられたと
する。
入力信号ＥａはＦ・Ｆ１３ａのＴ１端子に加えられその
立上りによってＱ１出力が「０」から「１」に反転する
（第３図Ｅ）。
立上りによってＱ１出力が「０」から「１」に反転する
（第３図Ｅ）。
尚このとき上記Ｑ１出力の反転はこのＦ・Ｆ１３ａを構
成する回路の特性によって、入力信号Ｅａの立上りより
も微小時間Δｔ２だけ遅れて立上る。
成する回路の特性によって、入力信号Ｅａの立上りより
も微小時間Δｔ２だけ遅れて立上る。
入力信号ＥａはＯＲゲート１４ｂにも加えられ、このＯ
Ｒゲート１４ｂの回路によって入力信号Ｅａの立上りが
Δｔ３だけ遅れてＦ・Ｆ１３ｂのＲ２端子にリセット信
号「１」が時間ｔａだけ加えられる（第３図Ｄ）。
Ｒゲート１４ｂの回路によって入力信号Ｅａの立上りが
Δｔ３だけ遅れてＦ・Ｆ１３ｂのＲ２端子にリセット信
号「１」が時間ｔａだけ加えられる（第３図Ｄ）。
このリセット時間ｔａの間に入力信号Ｅｂが時間ｔ１遅
れてＦ・Ｆ１３ｂのＴ２端子及びＯＲゲート１４ａに加
えられるがこのＦ・Ｆ１３ｂはリセットされているため
Ｑ２出力は「０」を保持する（第３図Ｆ）。
れてＦ・Ｆ１３ｂのＴ２端子及びＯＲゲート１４ａに加
えられるがこのＦ・Ｆ１３ｂはリセットされているため
Ｑ２出力は「０」を保持する（第３図Ｆ）。
またＯＲゲート１４ａからは入力信号Ｅｂの立上りに対
して時間Δｔ４遅れて立上るリセット信号「１」がＲ１
端子に時間ｔｂだけ加えられる（第３図Ｃ）。
して時間Δｔ４遅れて立上るリセット信号「１」がＲ１
端子に時間ｔｂだけ加えられる（第３図Ｃ）。
これによってＦ・Ｆ１３ａはリセットされＱ１出力は時
間Δｔ５遅れて「０」に反転する（第３図Ｅ）。
間Δｔ５遅れて「０」に反転する（第３図Ｅ）。
従ってＱ１ 出力として入力信号ＥａとＥｂとの位相差
に応じた時間巾を有するパルスが得られる。
に応じた時間巾を有するパルスが得られる。
このＱ１出力とＱ２出力（「０」を保持）を極性反転し
た出力とが加算器１５に加えられることにより、出力端
子１７より上記位相差に応じた時間巾を有し、且つ正極
性のパルス出力Ｅｃが得られる。
た出力とが加算器１５に加えられることにより、出力端
子１７より上記位相差に応じた時間巾を有し、且つ正極
性のパルス出力Ｅｃが得られる。
（第３図Ｃ）第４図Ａ〜Ｇは、入力信号ＥｂがＥａより
時間ｔ１ だけ進んでいる場合を示すものである。
時間ｔ１ だけ進んでいる場合を示すものである。
入力信号ＥｂによりＦ・Ｆ１３ｂのＱ２出力が時間Δｔ
８遅れて反転する（第４図Ｆ）と共に、Ｒ１端子に時間
Δｔ４遅れてリセット信号（第４図Ｃ）が加えられてＦ
・Ｆ１３ａがリセットされる。
８遅れて反転する（第４図Ｆ）と共に、Ｒ１端子に時間
Δｔ４遅れてリセット信号（第４図Ｃ）が加えられてＦ
・Ｆ１３ａがリセットされる。
次に時間ｔ１遅れて入力信号Ｅａが加えられることによ
りＲ２端子にリセット信号（第４図Ｄ）が加えられてＦ
・Ｆ１３ｂがリセットされると共に、Ｆ・Ｆ１３ａに加
えられるがリセットされているためＱ１出力は「０」を
保持している（第４図Ｅ）。
りＲ２端子にリセット信号（第４図Ｄ）が加えられてＦ
・Ｆ１３ｂがリセットされると共に、Ｆ・Ｆ１３ａに加
えられるがリセットされているためＱ１出力は「０」を
保持している（第４図Ｅ）。
Ｆ・Ｆ１３ｂがリセットされることによってＱ２出力は
時間Δｔ７遅れて反転する（第４図Ｆ）。
時間Δｔ７遅れて反転する（第４図Ｆ）。
従って加算器１５には、上記「０」に保持されたＱ１出
力と上記Ｑ２出力をインバータ１６で極性反転した出力
とが加えられることにより、出力端子１７より第４図Ｇ
に示すような入力信号ＥａとＥｂとの位相差に応じた時
間巾を有する負極性のパルス出力Ｅｃが得られる。
力と上記Ｑ２出力をインバータ１６で極性反転した出力
とが加えられることにより、出力端子１７より第４図Ｇ
に示すような入力信号ＥａとＥｂとの位相差に応じた時
間巾を有する負極性のパルス出力Ｅｃが得られる。
上述した第３図及び第４図より明らかなように入力信号
ＥａがＥｂに対して進んでいるときは出力Ｅｃは正極性
パルスとなり、遅れているときは出力Ｅｃは負極性パル
スとなり、このパルスの時間巾はＥａとＥｂとの位相差
に応じたものとなる。
ＥａがＥｂに対して進んでいるときは出力Ｅｃは正極性
パルスとなり、遅れているときは出力Ｅｃは負極性パル
スとなり、このパルスの時間巾はＥａとＥｂとの位相差
に応じたものとなる。
第５図Ａ〜Ｇは入力信号ＥａとＥｂとが同相で加えられ
た場合を示し、この場合はＲ１，Ｒ２端子に加えられる
リセット信号（第５図Ｃ，Ｄ）は入力信号Ｅａ，Ｅｂに
対して夫々時間Δｔ８，１９遅れたものとなり、Ｆ・Ｆ
１３ａ，１３ｂは略同時にリセットされることになる。
た場合を示し、この場合はＲ１，Ｒ２端子に加えられる
リセット信号（第５図Ｃ，Ｄ）は入力信号Ｅａ，Ｅｂに
対して夫々時間Δｔ８，１９遅れたものとなり、Ｆ・Ｆ
１３ａ，１３ｂは略同時にリセットされることになる。
このためＱ１，Ｑ２出力（第５図Ｅ，Ｆ）として時間巾
Δｔ１０，Δｔ１１を有するパルスが得られ、これらの
Ｑ１，Ｑ２出力が加算器１５に加えられると出力端子１
７より正又は負極性の極めて細いヒゲパルスが出力Ｅｃ
（第５図Ｇの図示では正極性）が得られるが、これは比
較出力としては無視することができる。
Δｔ１０，Δｔ１１を有するパルスが得られ、これらの
Ｑ１，Ｑ２出力が加算器１５に加えられると出力端子１
７より正又は負極性の極めて細いヒゲパルスが出力Ｅｃ
（第５図Ｇの図示では正極性）が得られるが、これは比
較出力としては無視することができる。
第７図は上述した第２図のデイジタル位相比較器を第１
図の回路に適用した場合の各部の出力波形を示すもので
ある。
図の回路に適用した場合の各部の出力波形を示すもので
ある。
Ｖ．Ｃ．Ｏ１１〜１ｎの出力Ｅ１〜Ｅｎを時分割した出
力の１つは例えば第６図Ａに示す出力となり、この出力
がプログラマブルカウンタ４の入力となる。
力の１つは例えば第６図Ａに示す出力となり、この出力
がプログラマブルカウンタ４の入力となる。
カウンタ４により所定の分周比で分周された分周信号は
第６図Ｃに示すものとなり、図示では１／６に分周した
ものが示されている。
第６図Ｃに示すものとなり、図示では１／６に分周した
ものが示されている。
この分周信号は第２図の位相比較器の入力端子１２ａに
加えられ、入力端子１２ｂには第６図Ｄに示す基準信号
が基準信号発振器７から加えられている。
加えられ、入力端子１２ｂには第６図Ｄに示す基準信号
が基準信号発振器７から加えられている。
またロードパルス発振器１０からの第６図Ｂに示すロー
ドパルスによって各Ｖ．Ｃ．Ｏがリセットされることに
よって時分割信号の初期位相を基準信号の位相と一致さ
せるようにしている。
ドパルスによって各Ｖ．Ｃ．Ｏがリセットされることに
よって時分割信号の初期位相を基準信号の位相と一致さ
せるようにしている。
この第６図の場合は分周信号が基準信号より時間ｔだけ
進んでいるために、位相比較器の前述した動作により、
第６図Ｅに示すような上記時間ｔに応じた巾を有する正
極性の比較出力Ｅｃが得られる。
進んでいるために、位相比較器の前述した動作により、
第６図Ｅに示すような上記時間ｔに応じた巾を有する正
極性の比較出力Ｅｃが得られる。
この比較出力Ｅｃは第１図に於いてマルチプレクサ８を
介して積分器９１〜９ｎの何れか１つに加えられるもの
であり、この比較出力Ｅｃは積分されてＶ．Ｃ．Ｏの制
御電圧Ｖｃ１又はＶｃ２又は・・・・・・又はＶｃｎと
なる。
介して積分器９１〜９ｎの何れか１つに加えられるもの
であり、この比較出力Ｅｃは積分されてＶ．Ｃ．Ｏの制
御電圧Ｖｃ１又はＶｃ２又は・・・・・・又はＶｃｎと
なる。
この場合各Ｖ．Ｃ．Ｏの時分割出力と基準信号とが同相
の場合は制御電圧としては一定の直流電圧となり、位相
差がある場合は比較出力Ｅｃの正又は負極性のパルスが
積分されることによって上記直流電圧を中心にして変動
する制御電圧Ｖｃ１〜Ｖｃｎを得ることができる。
の場合は制御電圧としては一定の直流電圧となり、位相
差がある場合は比較出力Ｅｃの正又は負極性のパルスが
積分されることによって上記直流電圧を中心にして変動
する制御電圧Ｖｃ１〜Ｖｃｎを得ることができる。
本発明は、第１の入力信号を第１のフリツプ・フロツプ
のトリガ一端子に加えると共に第１のＯＲゲートを介し
て第２のフリップ・フロツプのリセット端子に加え、第
２の入力信号を上記第２のフリツプ・フロツプのトリガ
一端子に加えると共に第２のＯＲゲートを介して上記第
１のフリツプフロツプのリセット端子に加え、上記第１
のフリツプ・フロツプの出力端子の出力を上記第１のＯ
Ｒゲートを介して上記第２のフリツプ・フロツプのリセ
ット端子に加えると共に加算器に加え、上記第２のフリ
ツプ・フロツプの出力端子の出力を上記第２のＯＲゲー
トを介して上記第１のフリップ・フロツプのリセット端
子に加えると共に極性反転して上記加算器に加えること
により、上記加算器より上記第１の入力信号と第２の入
力信号との位相差に応じた出力を得るようにしたもので
あり、２つの入力信号をデイジタル処理することによっ
て、正又は負の位相差に応じた時間巾を有するパルス状
の位相比較出力を得ることができるので、ＰＬＬ回路を
例えば第１図のように時分割し動作させるような場合に
用いて特に有効である。
のトリガ一端子に加えると共に第１のＯＲゲートを介し
て第２のフリップ・フロツプのリセット端子に加え、第
２の入力信号を上記第２のフリツプ・フロツプのトリガ
一端子に加えると共に第２のＯＲゲートを介して上記第
１のフリツプフロツプのリセット端子に加え、上記第１
のフリツプ・フロツプの出力端子の出力を上記第１のＯ
Ｒゲートを介して上記第２のフリツプ・フロツプのリセ
ット端子に加えると共に加算器に加え、上記第２のフリ
ツプ・フロツプの出力端子の出力を上記第２のＯＲゲー
トを介して上記第１のフリップ・フロツプのリセット端
子に加えると共に極性反転して上記加算器に加えること
により、上記加算器より上記第１の入力信号と第２の入
力信号との位相差に応じた出力を得るようにしたもので
あり、２つの入力信号をデイジタル処理することによっ
て、正又は負の位相差に応じた時間巾を有するパルス状
の位相比較出力を得ることができるので、ＰＬＬ回路を
例えば第１図のように時分割し動作させるような場合に
用いて特に有効である。
【図面の簡単な説明】
第１図は本発明を適用し得る信号発生装置の実施例を示
す回路ブロック図、第２図は本発明によるデイジタル位
相比較器の回路構成図、第３図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
，Ｇは第１の入力信号が第２の入力信号に対して位相が
進んでいる場合の第２図の各部の出力波形図、第４図Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇは第１の入力信号が第２の入
力信号に対して位相が遅れている場合の第２図の各部の
出力波形図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇは第１
及び第２の入力信号が同相の場合の第２図の各部の出力
波形図、第６図Ａ，Ｂ，Ｃ，Ｄ，Ｅは第２図の回路を第
１図に適用した場合の第１図の各部の出力波形図である
。 なお図面に用いられている符号において、１２ａ，１２
ｂは入力端子、１３ａ，１３ｂはフリツプ・フロツプ、
１４ａ，１４ｂはＯＲゲート、１５は加算器、１６はイ
ンバータ、１７は出力端子である。
す回路ブロック図、第２図は本発明によるデイジタル位
相比較器の回路構成図、第３図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ
，Ｇは第１の入力信号が第２の入力信号に対して位相が
進んでいる場合の第２図の各部の出力波形図、第４図Ａ
，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇは第１の入力信号が第２の入
力信号に対して位相が遅れている場合の第２図の各部の
出力波形図、第５図Ａ，Ｂ，Ｃ，Ｄ，Ｅ，Ｆ，Ｇは第１
及び第２の入力信号が同相の場合の第２図の各部の出力
波形図、第６図Ａ，Ｂ，Ｃ，Ｄ，Ｅは第２図の回路を第
１図に適用した場合の第１図の各部の出力波形図である
。 なお図面に用いられている符号において、１２ａ，１２
ｂは入力端子、１３ａ，１３ｂはフリツプ・フロツプ、
１４ａ，１４ｂはＯＲゲート、１５は加算器、１６はイ
ンバータ、１７は出力端子である。
Claims (1)
- １ 第１の入力信号を第１のフリツプ・フロツプのトリ
ガ一端子に加えると共に第１のＯＲゲートを介して第２
のフリップ・フロツプのリセット端子に加え、第２の入
力信号を上記第２のフリツプフロツプのトリガ一端子に
加えると共に第２のＯＲゲートを介して上記第１のフリ
ツプ・フロツプのリセット端子に加え、上記第１のフリ
ツプ・フロツプの出力端子の出力を上記第１のＯＲゲー
トを介して上記第２のフリツプ・フロツプのリセット端
子に加えると共に加算器に加え、上記第２のフリツプ・
フロツプの出力端子の出力を上記第２のＯＲゲートを介
して上記第１のフリップ・フロツプのリセット端子に加
えると共に極性反転して上記加算器に加えることにより
、上記加算器より上記第１の入力信号と第２の入力信号
との位相差に応じた出力を得るようにしたことを特徴と
するデイジタル位相比較器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50103721A JPS588612B2 (ja) | 1975-08-27 | 1975-08-27 | デイジタル位相比較器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50103721A JPS588612B2 (ja) | 1975-08-27 | 1975-08-27 | デイジタル位相比較器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5227343A JPS5227343A (en) | 1977-03-01 |
| JPS588612B2 true JPS588612B2 (ja) | 1983-02-16 |
Family
ID=14361537
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50103721A Expired JPS588612B2 (ja) | 1975-08-27 | 1975-08-27 | デイジタル位相比較器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS588612B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2732571B2 (ja) * | 1987-03-31 | 1998-03-30 | 株式会社東芝 | チューナ用ｐｌｌ回路 |
-
1975
- 1975-08-27 JP JP50103721A patent/JPS588612B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5227343A (en) | 1977-03-01 |
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