JPH04348609A - ラッチ回路 - Google Patents
ラッチ回路Info
- Publication number
- JPH04348609A JPH04348609A JP3120608A JP12060891A JPH04348609A JP H04348609 A JPH04348609 A JP H04348609A JP 3120608 A JP3120608 A JP 3120608A JP 12060891 A JP12060891 A JP 12060891A JP H04348609 A JPH04348609 A JP H04348609A
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- latch
- data
- input
- timing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015572 biosynthetic process Effects 0.000 claims description 2
- 238000003786 synthesis reaction Methods 0.000 claims description 2
- 238000010586 diagram Methods 0.000 description 11
- 230000001934 delay Effects 0.000 description 3
- 230000001960 triggered effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はラッチ回路に関し、特に
外部クロック入力でラッチクロック信号を発生させる回
路を有するエッヂトリガ型ラッチ回路に関する。
外部クロック入力でラッチクロック信号を発生させる回
路を有するエッヂトリガ型ラッチ回路に関する。
【０００２】
【従来の技術】図５において、従来のエッヂトリガ型ラ
ッチ回路は、２個のＤ型フリップフロップ３と、ラッチ
クロック発生器１８と、ＤＡＴＡ入力端子１２と、クロ
ック（ＣＬＯＣＫ１）入力端子１３と、クロック（ＣＬ
ＯＣＫ１（負論理））入力端子１４と、出力端子１６と
を備えている。
ッチ回路は、２個のＤ型フリップフロップ３と、ラッチ
クロック発生器１８と、ＤＡＴＡ入力端子１２と、クロ
ック（ＣＬＯＣＫ１）入力端子１３と、クロック（ＣＬ
ＯＣＫ１（負論理））入力端子１４と、出力端子１６と
を備えている。
【０００３】このエッヂトリガ型ラッチ回路で、高い動
作周波数が要求される場合、データの変化点とクロック
との間に十分なセットアップ・タイムを持つ事が物理的
に不可能となるため、図５に示すように、外部クロック
１３を入力信号とするラッチ・クロック発生器１８を用
いて、最適なセットアップ・タイムを設定している。
作周波数が要求される場合、データの変化点とクロック
との間に十分なセットアップ・タイムを持つ事が物理的
に不可能となるため、図５に示すように、外部クロック
１３を入力信号とするラッチ・クロック発生器１８を用
いて、最適なセットアップ・タイムを設定している。
【０００４】
【発明が解決しようとする課題】このような従来のラッ
チクロック発生器１８を有するエッヂトリガ型ラッチ回
路では、前記ラッチクロック発生器１８内に構成されて
いる遅延回路の遅延時間を自由に設定できるものの、そ
の精度は製造工程能力及び周囲環境に容易に影響を受け
、狙い通りの遅延時間を得にくく、データのラッチが可
能となるタイミング区間が非常に狭いというような問題
点があった。
チクロック発生器１８を有するエッヂトリガ型ラッチ回
路では、前記ラッチクロック発生器１８内に構成されて
いる遅延回路の遅延時間を自由に設定できるものの、そ
の精度は製造工程能力及び周囲環境に容易に影響を受け
、狙い通りの遅延時間を得にくく、データのラッチが可
能となるタイミング区間が非常に狭いというような問題
点があった。
【０００５】本発明の目的は、前記問題点を解決し、デ
ータ・ラッチの可能なタイミング区間を広くしたラッチ
回路を提供することにある。
ータ・ラッチの可能なタイミング区間を広くしたラッチ
回路を提供することにある。
【０００６】
【課題を解決するための手段】本発明のラッチ回路の構
成は、第１のクロック信号がタイミング回路を介して入
力されかつデータが入力される第１のフリップ・フロッ
プと、前記第１のフリップ・フロップの出力を入力とし
かつ第２のクロック信号が入力される第２のフリップ・
フロップとを備えたラッチ回路において、前記タイミン
グ回路は、複数の遅延回路と、前記遅延回路で発生した
信号を合成する合成回路とを有することを特徴とする。
成は、第１のクロック信号がタイミング回路を介して入
力されかつデータが入力される第１のフリップ・フロッ
プと、前記第１のフリップ・フロップの出力を入力とし
かつ第２のクロック信号が入力される第２のフリップ・
フロップとを備えたラッチ回路において、前記タイミン
グ回路は、複数の遅延回路と、前記遅延回路で発生した
信号を合成する合成回路とを有することを特徴とする。
【０００７】
【実施例】図１は本発明の一実施例のラッチ回路を示す
ブロック図、図２乃至図４は図１のラッチ回路の動作を
示す波形図である。
ブロック図、図２乃至図４は図１のラッチ回路の動作を
示す波形図である。
【０００８】図１において、本実施例は、外部クロック
（ＣＬＯＣＫ１）を入力信号とするラッチ・クロック発
生器を有するエッヂ・トリガ型ラッチ回路において、前
記クロック入力信号を一定時間遅延させる一次遅延回路
１ａと、一次遅延回路１ａの出力信号をさらに一定時間
遅延させる二次遅延回路１ｂと、二次遅延回路１ｂの出
力信号をさらに一定時間遅延させる三次遅延回路１ｃと
、前記クロック入力信号及び一次遅延回路１ａの出力信
号を入力とする２ＮＡＮＤ回路と、前記クロック入力信
号及び二次遅延回路１ｂ，三次遅延回路１ｃの出力信号
を入力とする３ＮＡＮＤ回路と、前記２ＮＡＮＤ回路，
３ＮＡＮＤ回路の出力信号を入力とする２ＮＡＮＤ回路
とをラッチクロック発生器として備える事を特徴とする
。
（ＣＬＯＣＫ１）を入力信号とするラッチ・クロック発
生器を有するエッヂ・トリガ型ラッチ回路において、前
記クロック入力信号を一定時間遅延させる一次遅延回路
１ａと、一次遅延回路１ａの出力信号をさらに一定時間
遅延させる二次遅延回路１ｂと、二次遅延回路１ｂの出
力信号をさらに一定時間遅延させる三次遅延回路１ｃと
、前記クロック入力信号及び一次遅延回路１ａの出力信
号を入力とする２ＮＡＮＤ回路と、前記クロック入力信
号及び二次遅延回路１ｂ，三次遅延回路１ｃの出力信号
を入力とする３ＮＡＮＤ回路と、前記２ＮＡＮＤ回路，
３ＮＡＮＤ回路の出力信号を入力とする２ＮＡＮＤ回路
とをラッチクロック発生器として備える事を特徴とする
。
【０００９】第１のＤ型フリップフロップ３には、デー
タ（ＤＡＴＡ）入力端子１２がＤ入力に接続され、タイ
ミング回路本体（２ＮＡＮＤ回路２個＋３ＮＡＮＤ回路
１個）２の出力信号はＣＫ入力に接続される。
タ（ＤＡＴＡ）入力端子１２がＤ入力に接続され、タイ
ミング回路本体（２ＮＡＮＤ回路２個＋３ＮＡＮＤ回路
１個）２の出力信号はＣＫ入力に接続される。
【００１０】第２のＤ型フリップフロップ３のＤ入力に
は、第１のＤ型フリップフロップ３のＱ出力が、ＣＫ入
力にはＣＬＯＣＫ１（負論理）入力がそれぞれ入力され
る。
は、第１のＤ型フリップフロップ３のＱ出力が、ＣＫ入
力にはＣＬＯＣＫ１（負論理）入力がそれぞれ入力され
る。
【００１１】第２のフリップフロップ３のＱ出力は、出
力端子１６に接続される。
力端子１６に接続される。
【００１２】即ち本実施例のラッチ回路は、複数個の遅
延回路と、前記遅延回路によって発生した数種類の遅延
時間を持つ信号を用いて、複数個のパルスに合成するタ
イミング回路を備えている。
延回路と、前記遅延回路によって発生した数種類の遅延
時間を持つ信号を用いて、複数個のパルスに合成するタ
イミング回路を備えている。
【００１３】遅延回路１ａ〜１ｃとエッヂ・トリガ型ラ
ッチ回路フリップフロップ３との間に、タイミング回路
本体２を加える事により、ＣＬＯＣＫ１と遅延回路１ａ
〜１ｃの出力をタイミング回路本体２に於いて、複数の
パルスに合成でき、フリップフロップ３に対し複数のラ
ッチ・タイミングを生成する。
ッチ回路フリップフロップ３との間に、タイミング回路
本体２を加える事により、ＣＬＯＣＫ１と遅延回路１ａ
〜１ｃの出力をタイミング回路本体２に於いて、複数の
パルスに合成でき、フリップフロップ３に対し複数のラ
ッチ・タイミングを生成する。
【００１４】図２は、図１の回路構成において、クロッ
ク１によって生成される数個のパルスが、データに対し
て早い位置に存在する場合のタイミングを示す波形図で
ある。
ク１によって生成される数個のパルスが、データに対し
て早い位置に存在する場合のタイミングを示す波形図で
ある。
【００１５】同様に図３は、クロック１によって生成さ
れる数個のパルスがデータのほぼ中央に存在する場合の
タイミングを示した波形図で、図４はクロック１によっ
て生成される数個のパルスがデータよりも遅れた位置に
存在する場合のタイミングを示した波形図である。
れる数個のパルスがデータのほぼ中央に存在する場合の
タイミングを示した波形図で、図４はクロック１によっ
て生成される数個のパルスがデータよりも遅れた位置に
存在する場合のタイミングを示した波形図である。
【００１６】図２において、入力端子１２のＤＡＴＡの
波形，入力端子１３のＣＬＯＣＫ１の波形，入力端子１
４のＣＬＯＣＫ１（負論理）の波形，出力端子１５のＡ
波形が、それぞれ示されている。
波形，入力端子１３のＣＬＯＣＫ１の波形，入力端子１
４のＣＬＯＣＫ１（負論理）の波形，出力端子１５のＡ
波形が、それぞれ示されている。
【００１７】図３，図４においては、図２の同様の部分
の波形が示されている。
の波形が示されている。
【００１８】具体的に説明すると、図２に示されるよう
なタイミングの場合、つまり、設定した遅延時間が狙い
よりも小さかった場合、第１のパルス４のエッヂでデー
タをラッチする事はできないが、第２のパルス５のエッ
ヂでデータをラッチするため、見かけ上のセットアップ
タイム１７ではなく、真のセットアップタイム６で規定
され、負の値のセットアップタイムが実現でき、ラッチ
不良も起こらない。
なタイミングの場合、つまり、設定した遅延時間が狙い
よりも小さかった場合、第１のパルス４のエッヂでデー
タをラッチする事はできないが、第２のパルス５のエッ
ヂでデータをラッチするため、見かけ上のセットアップ
タイム１７ではなく、真のセットアップタイム６で規定
され、負の値のセットアップタイムが実現でき、ラッチ
不良も起こらない。
【００１９】また図３に示されるようなタイミングの場
合は、設定した遅延時間が狙い通りであった場合である
から、第１，第２のパルス７及び８の両者のエッヂでデ
ータをラッチできる。
合は、設定した遅延時間が狙い通りであった場合である
から、第１，第２のパルス７及び８の両者のエッヂでデ
ータをラッチできる。
【００２０】さらに図４に示されるようなタイミングの
場合は、設定した遅延時間が狙いよりも大きかった場合
であるから、第１のパルス９のエッヂでデータをラッチ
するため、ホールド・タイム１１で規定される。また第
２のパルス１０のパルスは、ＣＬＯＣＫ１の“Ｈ”区間
でのみパルスが発生するタイミング回路の構成と成って
いるため、発生しない。
場合は、設定した遅延時間が狙いよりも大きかった場合
であるから、第１のパルス９のエッヂでデータをラッチ
するため、ホールド・タイム１１で規定される。また第
２のパルス１０のパルスは、ＣＬＯＣＫ１の“Ｈ”区間
でのみパルスが発生するタイミング回路の構成と成って
いるため、発生しない。
【００２１】
【発明の効果】以上説明したように、本発明は、特にエ
ッヂトリガ型ラッチ回路のラッチクロック入力に対して
、複数個のパルスを発生させる事によって、データのラ
ッチが可能となるタイミング区間を拡張できるという効
果を有する。
ッヂトリガ型ラッチ回路のラッチクロック入力に対して
、複数個のパルスを発生させる事によって、データのラ
ッチが可能となるタイミング区間を拡張できるという効
果を有する。
【図１】本発明の一実施例のラッチ回路を示すブロック
図である。
図である。
【図２】図１のラッチ回路においてデータに対してクロ
ック・パルスが早い位置にある場合の波形図である。
ック・パルスが早い位置にある場合の波形図である。
【図３】図１のラッチ回路においてクロック・パルスが
データのほぼ中央にある場合の波形図である。
データのほぼ中央にある場合の波形図である。
【図４】図１のラッチ回路においてクロック・パルスが
データよりも遅れた場合の波形図である。
データよりも遅れた場合の波形図である。
【図５】従来のラッチ回路を示すブロック図である。
１ａ〜１ｃ 遅延回路
２ タイミング回路本体
３ エッヂトリガ型ラッチ回路フリップフロップ
４，７，９ 第１のパルス ５，８，１０ 第２のパルス ６，１７ セットアップ・タイム１１ ホ
ールド・タイム １２ ＤＡＴＡ端子 １３ ＣＬＯＣＫ１端子 １４ ＣＬＯＣＫ１（負論理）端子１５
タイミング回路の出力端子１６ エッヂトリガ型
ラッチ回路出力端子１８ ラッチクロック発生器
４，７，９ 第１のパルス ５，８，１０ 第２のパルス ６，１７ セットアップ・タイム１１ ホ
ールド・タイム １２ ＤＡＴＡ端子 １３ ＣＬＯＣＫ１端子 １４ ＣＬＯＣＫ１（負論理）端子１５
タイミング回路の出力端子１６ エッヂトリガ型
ラッチ回路出力端子１８ ラッチクロック発生器
Claims (1)
- 【請求項１】 第１のクロック信号がタイミング回路
を介して入力されかつデータが入力される第１のフリッ
プ・フロップと、前記第１のフリップ・フロップの出力
を入力としかつ第２のクロック信号が入力される第２の
フリップ・フロップとを備えたラッチ回路において、前
記タイミング回路は、複数の遅延回路と、前記遅延回路
で発生した信号を合成する合成回路とを有することを特
徴とするラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120608A JPH04348609A (ja) | 1991-05-27 | 1991-05-27 | ラッチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120608A JPH04348609A (ja) | 1991-05-27 | 1991-05-27 | ラッチ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348609A true JPH04348609A (ja) | 1992-12-03 |
Family
ID=14790459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120608A Pending JPH04348609A (ja) | 1991-05-27 | 1991-05-27 | ラッチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348609A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
-
1991
- 1991-05-27 JP JP3120608A patent/JPH04348609A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5719516A (en) * | 1995-12-20 | 1998-02-17 | Advanced Micro Devices, Inc. | Lock generator circuit for use with a dual edge register that provides a separate enable for each use of an input clock signal |
| US5999029A (en) * | 1996-06-28 | 1999-12-07 | Lsi Logic Corporation | Meta-hardened flip-flop |
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