JP2005192164A

JP2005192164A - Ｄｌｌ回路

Info

Publication number: JP2005192164A
Application number: JP2003434714A
Authority: JP
Inventors: Satoshi Yokozuka; 聡横塚; Shinya Yoshida; 慎也吉田
Original assignee: Kawasaki Microelectronics Inc
Current assignee: Kawasaki Microelectronics Inc
Priority date: 2003-12-26
Filing date: 2003-12-26
Publication date: 2005-07-14
Anticipated expiration: 2023-12-26
Also published as: JP4518377B2

Abstract

【課題】入力クロックの正確な１周期分の遅延制御信号を得ることができるようにしたＤＬＬ回路を提供すること。
【解決手段】入力クロックＣＬＫ１からその入力クロックＣＬＫ１の１周期分の位相差をもつ２つの分周クロックＣＬＫ３，ＣＬＫ４を生成する分周器４を備え、２つの分周クロックＣＬＫ３，ＣＬＫ４の内の位相の進んだ分周クロックＣＬＫ３を可変遅延回路１を経由して位相比較器３の一方の入力端子に入力させ、位相の遅れた分周クロックＣＬＫ４を位相比較器３の他方の入力端子に入力させ、制御回路２の制御信号Ｓ１が可変遅延回路１における遅延量が入力クロックＣＬＫ１の１周期分の遅延を示すときロックするようにした。
【選択図】図２

Description

本発明は、入力クロックを正確に１周期分だけ遅延させることができるようにしたＤＬＬ（Delay Locked Loop）回路に関するものである。

従来のＤＬＬ回路は、図９に示すように、可変遅延回路１と、その可変遅延回路１の遅延量を制御する論理回路からなる制御回路２と、入力クロックＣＬＫ１と可変遅延回路１からの帰還クロックＣＬＫ２の位相比較を行い、その比較結果を制御回路２に出力する位相比較器３とから構成されている（例えば、特許文献１，２参照）。

このＤＬＬ回路では、入力クロックＣＬＫ１と帰還クロックＣＬＫ２の位相比較の結果に応じて制御回路２により可変遅延回路１の遅延量を増減させ、ロック状態で両クロックＣＬＫ１，ＣＬＫ２の位相を揃えるものである。可変遅延回路１の遅延量を最小の状態から増加させていけば、その遅延量が入力クロックＣＬＫ１の１周期分となったとき、図１０の(a)に示すように、両クロックＣＬＫ１，ＣＬＫ２の位相が揃い、ＤＬＬ回路がロックする。

このように位相が揃ってロックしているときに、可変遅延回路１を制御している制御回路２の遅延制御信号Ｓ１は、入力クロックＣＬＫ１の１周期分の値を示している。したがって、可変遅延回路１と同じ構成の別の可変遅延回路とこの制御信号Ｓ１を使用することで、他の回路ブロックにおいて、入力クロックＣＬＫ１の１周期分の遅延量を元にした信号を生成することができる。例えば、１周期分の遅延量を４分割し、１／４周期分の遅延量を得ることで、４相（０／９０／１８０／２７０度）のクロックを生成することができる。
特開平１０−２８５０１６号公報特開平１１−０８８１５３号公報

ところが、従来のＤＬＬ回路では、可変遅延回路１の遅延量が、入力クロックＣＬＫ１の１周期分の場合（図１０(a)）と２周期分の場合（図１０(b)）とを区別することができない。つまり、両方の場合にロックする。このため、可変遅延回路１の遅延量がクロックＣＬＫ１の２周期分の場合に、このクロック２周期を示す遅延制御信号Ｓ１が前記した他の回路ブロックに出力されてしまい、前記した４相のクロックを生成する場合では、本来、０／９０／１８０／２７０度の位相関係をもって生成されるべきであるところを、誤って、０／１８０／３６０／５４０度の位相関係の４相のクロックが出力する。これは、０−９０度間の遅延量が１／４周期であるべきところが、誤って２／４周期の遅延量になってしまうからである。

このような現象は、入力クロックＣＬＫ１に大きなノイズが乗って位相比較器３が誤動作する場合や、入力クロックＣＬＫ１の周波数がある時点から２倍に変化するような、図１０(c)に示すような場合に起こる。

本発明の目的は、上記した問題を解決して、入力クロックの正確な１周期分の遅延制御信号を得ることができるようにしたＤＬＬ回路を提供することである。

請求項１にかかる発明は、可変遅延回路と制御回路と位相比較回路とを具備し、該位相比較回路に入力する２つのクロックの位相差を検出して前記制御回路により前記可変遅延回路の遅延量を制御するＤＬＬ回路において、入力クロックから位相差をもつ２つの分周クロックを生成する分周器を備え、該２つの分周クロックの内の位相の進んだ分周クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させ、位相の遅れた分周クロックを前記位相比較器の他方の入力端子に入力させ、前記制御回路の制御信号が前記可変遅延回路における遅延量が前記入力クロックの１周期分の遅延を示すときロックするようにしたことを特徴とするＤＬＬ回路とした。
請求項２にかかる発明は、請求項１に記載のＤＬＬ回路において、前記分周器から出力する前記２個の分周クロック又は前記入力クロックを選択する選択手段を備え、該選択手段は、一方の選択状態で前記入力クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させるとともに前記位相比較器の他方の入力端子に直接入力させ、他方の選択状態で前記２つの分周クロックの内の前記位相の進んだ分周クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させるとともに前記位相の遅れた分周クロックを前記位相比較器の他方の入力端子に入力させることを特徴とするＤＬＬ回路とした。
請求項３にかかる発明は、請求項２に記載のＤＬＬ回路において、前記選択手段は、常時は前記一方の選択状態にあり、ほぼ前記ロック状態になったとき前記他方の選択状態に切り替わるようにしたことを特徴とするＤＬＬ回路とした。
請求項４にかかる発明は、請求項１乃至３のいずれか１つに記載のＤＬＬ回路において、前記分周器を、位相差を有する２つの歯抜けクロックを生成する歯抜けクロック生成回路に置き換え、前記２つの分周クロックの代わりに該２つの歯抜けクロックを使用することを特徴とするＤＬＬ回路とした。

本発明によれば、入力クロックを分周して得た位相差をもつ２個の分周クロック（又は入力クロックから生成した位相差をもつ２個の歯抜けクロック）を使用し、その位相の進んだ分周クロック（又は歯抜けクロック）を可変遅延回路で遅延させてから位相比較器の一方の入力端子に入力し、位相の遅れた分周クロック（又は歯抜けクロック）を他方の入力端子に入力するので、可変遅延回路が１周期分の遅延量でロックする場合に、２周期分のときはロックせず、誤って２周期分の遅延量を検出することはない。また、この２個の分周クロック（又は２個の歯抜けクロック）を使用する場合と本来の入力クロックを使用する場合とを選択できるようにすることで、遅延量が正確に入力クロックの１周期分であるのか否かを検証することができる。

本発明では、入力クロックＣＬＫ１を２分周した分周クロックＣＬＫ３，ＣＬＫ４を生成し、分周クロックＣＬＫ３を可変遅延回路１に、分周クロックＣＬＫ４を位相比較器３に入力すると同時に、可変遅延回路１に入力したクロックＣＬＫ３をそこで遅延させて位相比較器３に帰還クロックＣＬＫ５として入力する。このとき、分周クロックＣＬＫ３が分周クロックＣＬＫ４よりも入力クロックＣＬＫ１の１周期分だけ位相が進んでいれば、位相比較器３は、可変遅延回路１の遅延量が入力クロックＣＬＫ１の１周期分のときに、分周クロックＣＬＫ４と帰還クロックＣＬＫ５の位相が揃っていると判断してロックがかかるが、遅延量が２周期分の場合は、位相が揃っていない、つまり１８０度ずれていると判断する。図１にこの場合の動作のタイミングチャートを示した。図１(a)は可変遅延回路１の遅延量が入力クロックＣＬＫ１の１周期分の場合、図１(b)は２周期分の場合である。なお、図１の例ではＣＬＫ３とＣＬＫ４を反転関係とし、ＣＬＫ５とＣＬＫ４の波形が一致した時をロックとしているが、ＣＬＫ３とＣＬＫ４は同波形とし、ＣＬＫ５とＣＬＫ４が反転関係になった時をロックとしても構わない。以上から、ＤＬＬ回路のロック時に制御回路２から出力する遅延制御信号Ｓ１は必ず１周期分を示すことになる。

図２は本発明の実施例１のＤＬＬ回路のブロック図である。可変遅延回路１は例えば複数の同一の遅延量の遅延素子を縦続接続してなり、何段の遅延素子を使用するかで遅延量が決められる。制御回路２は例えばカウンタ等から構成され、そのカウント値によって可変遅延回路１の遅延量を決める。位相比較器３は例えばＤフリップフロップ等から構成され、分周クロックＣＬＫ４の立ち上がり毎に、帰還クロックＣＬＫ５が分周クロックＣＬＫ４より位相進みのとき「１」を出力し、遅れのとき「０」を出力する。これらにより、帰還クロックＣＬＫ５の位相が進んでいるときは、制御回路２のカウンタのカウント値をアップさせ、可変遅延回路１の遅延素子の段数を増大してその遅延量を増す。４はＤフリップフロップ（分周器）であり、入力クロックＣＬＫ１を２分周して、位相比較器３と可変遅延回路１に入力する。可変遅延回路１に入力する分周クロックＣＬＫ３は、位相比較器３に入力する分周クロックＣＬＫ４と反転関係にあり、見かけ上、入力クロックＣＬＫ１の１周期分だけ位相が進んでいる。

このＤＬＬ回路では、可変遅延回路１に入力したクロックＣＬＫ３は、そこで入力クロックＣＬＫ１の１周期分（分周クロックＣＬＫ３の１／２周期分）だけ遅延を受けて帰還クロックＣＬＫ５となったときは、分周クロックＣＬＫ４と位相が揃うが、２周期分（分周クロックＣＬＫ３の１周期分）だけ遅延を受けて帰還クロックＣＬＫ５となったときは、１８０度位相差をもち、ＤＬＬ回路がロックすることはない。

ところが、実施例１のＤＬＬ回路では、可変遅延回路１の遅延量が入力クロックＣＬＫ１の３周期分ずれた場合にもロック状態となり、１周期分ずれた場合と区別することができない。そこで実施例２では、入力クロックＣＬＫ１を４分周した分周クロックを使用する。

図３はこの実施例２のＤＬＬ回路のブロック図である。ここでは、２個のＤフリップフロップ（分周器）５，６により、入力クロックＣＬＫ１を４分周して、分周クロックＣＬＫ６，ＣＬＫ７を生成し、これをぞれぞれ可変遅延回路１と位相比較器３に入力させる。なお、分周クロックＣＬＫ６は分周クロックＣＬＫ７よりも入力クロックＣＬＫ１の１周期分だけ位相が進んでいる。

このように分周クロックＣＬＫ６，ＣＬＫ７を使用すると、図４(a)〜(c)のタイミングチャートに示すように、可変遅延回路１の遅延量が入力クロックＣＬＫ１の１周期分のときはロックするが、２周期分のとき及び３周期分のときはロックしない。以上から、分周器としては、必要に応じて入力クロックＣＬＫ１を分周する値を増やすことで、識別可能な遅延量を増やすことができる。

図５は本発明の実施例３のＤＬＬ回路のブロック図である。ここでは、入力クロックＣＬＫ１と、それを２分周した分周クロックＣＬＫ３，ＣＬＫ４を使用し、セレクタ（選択手段）７，８でクロックを切り替えるようにしたものである。

ここでは、(1)通常の動作では入力クロックＣＬＫ１をそのまま使用するようにセレクタ７，８を制御してＤＬＬ回路を動作させる。(2)入力クロックＣＬＫ１を使用して位相比較器３においてクロックＣＬＫ１とＣＬＫ２の位相差が十分に小さくなっているとき、つまりほぼロック状態の時に、セレクタ７，８を切り替えて、分周クロックＣＬＫ３，ＣＬＫ４を選択すると、可変遅延回路１の遅延量が入力クロックＣＬＫ１の２周期分であれば、位相比較器３がそれを検出してロック状態がはずれる。

そこで、上記のようなほぼロック状態時等の適当なタイミングで(1)→(2)→(1)を繰り返せば、可変遅延回路１の現在の遅延量が入力クロックＣＬＫ１の１周期分か２周期分かを検証することができる。なお、実施例２で説明した４分周クロックＣＬＫ６，ＣＬＫ７を使用して同様に検証することもできる。実施例１、２で説明した分周クロックＣＬＫ３，ＣＬＫ４又はＣＬＫ６，ＣＬＫ７のみを使用している場合では、位相比較器３の比較回数が分周した分だけ減ってしまうが、この実施例３では、その比較回数の減少をある程度抑えることができ、ロック精度の向上やロックに要する時間短縮に寄与する。

図６は本発明の実施例４のＤＬＬ回路のブロック図である。ここでは、入力クロックＣＬＫ１を入力して歯抜けクロック生成回路９により２つの歯抜けクロックＣＬＫ９，ＣＬＫ１０を生成し、これと入力クロックＣＬＫ１をセレクタ７，８で切り替えるようにしたものである。歯抜けクロックＣＬＫ９はクロックＣＬＫ１０に対して入力クロックＣＬＫ１の１周期分だけ進んだクロックとする。このＤＬＬ回路では、図７に示すように、可変遅延回路１の遅延量が入力クロックＣＬＫ１の１周期分ではクロックＣＬＫ１０とクロックＣＬＫ１１の位相が一致するが、２周期分、３周期分、４周期分では一致しない。

歯抜けクロック生成回路９は、図８に示すように、入力クロックＣＬＫ１から位相が９０度ずれた２個の４分周クロックＣＬＫａとＣＬＫｂを作成し、クロックＣＬＫ１とクロックＣＬＫａのＡＮＤをとることによりクロックＣＬＫ９を、クロックＣＬＫ１とクロックＣＬＫｂのＡＮＤをとることによりクロックＣＬＫ１０を生成することができる。

なお、本発明のＤＬＬ回路で得られる遅延制御信号Ｓ１を使用すれば、前記した４相のクロックを生成する他に、可変遅延回路１と同じ可変遅延回路を併用して入力クロックＣＬＫ１を正確に所定量だけ位相シフトしたクロックを生成することもできる。また、本発明の実施化は以上説明した実施例に限られるものではなく、種々変更可能なものである。

本発明の原理説明用のＤＬＬ回路の動作のタイミングチャートである。図１のタイミングチャートを実現する実施例１のＤＬＬ回路のブロック図である。実施例２のＤＬＬ回路のブロック図である。実施例２のＤＬＬ回路の動作のタイミングチャートである。実施例３のＤＬＬ回路のブロック図である。実施例４のＤＬＬ回路のブロック図である。実施例４のＤＬＬ回路の動作のタイミングチャートである。実施例４の歯抜けクロック生成の説明用のタイミングチャートである。従来のＤＬＬ回路のブロック図である。従来のＤＬＬ回路の動作のタイミングチャートである。

符号の説明

１：可変遅延回路
２：制御回路
３：位相比較器
４〜６：Ｄフリップフロップ（分周器）
７，８：セレクタ（選択手段）
９：歯抜けクロック生成回路

Claims

可変遅延回路と制御回路と位相比較回路とを具備し、該位相比較回路に入力する２つのクロックの位相差を検出して前記制御回路により前記可変遅延回路の遅延量を制御するＤＬＬ回路において、
入力クロックから位相差をもつ２つの分周クロックを生成する分周器を備え、該２つの分周クロックの内の位相の進んだ分周クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させ、位相の遅れた分周クロックを前記位相比較器の他方の入力端子に入力させ、前記制御回路の制御信号が前記可変遅延回路における遅延量が前記入力クロックの１周期分の遅延を示すときロックするようにしたことを特徴とするＤＬＬ回路。
請求項１に記載のＤＬＬ回路において、
前記分周器から出力する前記２個の分周クロック又は前記入力クロックを選択する選択手段を備え、
該選択手段は、一方の選択状態で前記入力クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させるとともに前記位相比較器の他方の入力端子に直接入力させ、他方の選択状態で前記２つの分周クロックの内の前記位相の進んだ分周クロックを前記可変遅延回路で遅延させてから前記位相比較器の一方の入力端子に入力させるとともに前記位相の遅れた分周クロックを前記位相比較器の他方の入力端子に入力させることを特徴とするＤＬＬ回路。
請求項２に記載のＤＬＬ回路において、
前記選択手段は、常時は前記一方の選択状態にあり、ほぼ前記ロック状態になったとき前記他方の選択状態に切り替わるようにしたことを特徴とするＤＬＬ回路。
請求項１乃至３のいずれか１つに記載のＤＬＬ回路において、
前記分周器を、位相差を有する２つの歯抜けクロックを生成する歯抜けクロック生成回路に置き換え、前記２つの分周クロックの代わりに該２つの歯抜けクロックを使用することを特徴とするＤＬＬ回路。