SU921097A1 - Делитель частоты с переменным коэффициентом делени - Google Patents

Description

(54) ДЕЛИТЕЛЬ ЧАСТОТЫ С ПЕРЕМЕННЫМ КОЭФФИЦИЕНТОМ ДЕЛЕНИЯ

1

Изобретение относитс  к автоматике и вычислительной технике, в частности может быть использовано в цифровых синтезаторах частоты.

Известен делитель частоты с перейенным коэффициентом делени , содержащий счетчик младшего разр да, счетчик старших разр дов, шину кода управлени  младшим разр дом, шину кода управлени  старшими разр дами и двухпозиционный счетчик с двум  возможными коэффициентами пересчета 1,.

Однако недостатком делител  частоты  вл етс  то, что дл  повышени  быстродействи  требуетс  существенно ограничивать набор реализуемых коэффициентов делени .

Кроме того, необходимы дополнительные затраты на формирование специфических кодов управлени , а также присуща девиаци  фазы выходного сигнала, определ ема  дрейфом задержки счетчика старшитс разр дов и весьма нежелательна  при построении си-нтезаторов частоты.

Целью изобретени   вл етс  расширение функциональных возможностей при одновременном уменьшении девиации фазы выходного сигнала при сохранении быстродействи .

Claims (1)

1. Поставленна  цель достигаетс  тем, что в делитель частоты с переменным коэффициентом делени , содержащий счетчики младшего и старшего разр дов и шины кода управлени  младшим и старшими разр дами , введены D-триггеры, элементы И-НЕ и ИЛИ и инвертор, при этом входы синхронизации D-триггеров и счетчика младшего разр да подключены к входной шине, шина кода управлени  младшим разр дом подключена К S-входу первого D-триггера и че10 рез инвертор к S-входу второго D-триггера, инверсный выход первого D-триггера подключен KS-входам счетчика младшего разр да и третьего D-триггера, инверсньш выход счетчика младшего разр .да подключен к своему D-входу, к D-входу третьего D-триг15 гера и к счетному входу счетчика старших разр дов, инверсный выход третьего D-триггера соединен с первым входом элемента ИЛИ и с D-входом четвертого D-триггера, пр мой выход которого подключен к R-BXO20 ду счетчика старших разр дов и к D-входам первого, второго и п того D-триггеров, а инверсный выход объединен с инверсным выходом второго D-триггера и подключен к R-BxtaaM счетчика младшего разр да и третьего D-триггера, инверсный выход п того D-триггера соединен с S-входом четвертого D-триггера, а пр мой выход - с первыми входами элементов И-НЕ, вторые входы которых подключены к соответствующим шинам кода управлени  старшими разр дами , а выходы - к соответствующим S-входам счетчика старших разр дов, инверсные выходы которого соединены со вторыми входами элемента ИЛИ. На чертеже представлена структурна  электрическа  схема делител  частоты с переменным коэффициентом делени . Устройство содержит входную шину 1, шину 2 кода управлени  младшим .разр дом , инвертор 3, D-триггеры 4-8, счетчик младшего разр да, выполненный на D-триггере 9, шину 10 кода управлени  старшими разр дами, элементы 11 НЕ-И, очетчик старших разр дов 12, элемент 13 ИЛИ, выход 14. Входна  шина 1 подключена к синхронизирующим входам D-триггеров 4-9, шина 2 кода управлени  младшим разр дом св зана с S-входом Р-триггера 4 и через инвертор с S-входом D-триггера 5( шина 10 кода управлени  старшими разр дами подключена ко входам элементов 11, другие входы которых соединены с пр мым входом D-триггера 8. Счетный вход счетчика старших разр дов 12 совместно с D-входами D-триггеров б и -9 подключены к инверсному выходу D-триггера 9, R-вХод счетчика старших разр дов 12 совместно с Ргвходами D-триггеров 4, 5 и 9 подключен к пр мому выходу D-триггера 7, S-входы счетчика 12 поразр дно соединены с выходами элементов 11 НЕ-И, инверсные выходы счетчика 12 подключены ко входам элемента 13, выход которого совместно с инверсным выходом D-триггера 6 соединен с D-входом D-триггера 7, инверсный выход которого совместно с инверсным выходом D-триггера 5 подключен к R-входам D-триггеров 6 и 9. Инверсный выход D-триггера 4 соединен с S-входами D-триггеров б и 9, инверсный выход D-триггера 8 соединен с S-входом D-триггера 7 и с выходом 14 устройства. Основой делител  частоты с переменным коэффициентом делени  служит счетчик, младший разр д которого представлен Dтриггером 9, а старшие разр ды, начина  со второго - счетчиком старших разр дов 12. При достижении счетчиком состо ни  (дл  п-разр дного счетчика, включа  младший разр д), с помощью D-триггеров 4-8 формируетс  временна  диаграмма перехода, обеспечивающа  синхронные вхождение в цикл перехода, предустановку счетчика в состо ние N - 3 (где N - требуемый коэффициент делени  ДПКД) и синхронный выход из цикла перехода в цикл счета. При этом D-триггеры 4 и 5 выполн ют функцию синхронной установки D-триггера 9 соответственно в единичное и нулевое состо ние. D-триггер 6 дублирует состо ни  D-триггера 9, поскольку все их одноименные входы попарно св заны; D-триггер 6 реализует дополнительный инверсный выход в .младшем разр де. Этот выход, монтажно объединенный с выходом элемента 13, позвол ет без дополнительной задержки определить моменты вхождени  счетчика в состо ние и выхода из этого состо ни . D-триггер 7 формирует сигнал обнулени  счетчи са и, кроме того, служит дл  синхронного формировани  Dтриггерами 4 и 5 сигналов установки младшего разр да и D-триггером 8 сигнала установки в единицу требуемых разр дов счетчика 12. На инверсном выходе D-триггера 8 генерируетс  выходной сигнал устройства, служащий также дл  удержани  D-триггера 7., Введение D-триггеров в предлагаемом включении обеспечивают услови  необходимые и достаточные дл  полностью синхронной «безвентильной реализации цикла перехода, D-триггеры, все св зи между которыми осуществл ютс  непосредственно без применени  дополнительных вентилей, позвол ют достичь максимального быстродействи , равного быстродействию автономного триггера. Поскольку выходом предлагаемого устройства служит выход одного из D-триггеров , девиаци  фазы выходного сигнала практически отсутствует. Формула изобретени  Делитель частоты с переменным коэффициентом делени , содержащий счетчики младшего и старших разр дов и шины кода управлени  младшими и старшими разр дами , отличающийс  тем, что, с делью расширени  функциональных возможностей при одновременном уменьщении девиации фазы выходного .сигнала при сохранении быстродействи , в него введены D-триггеры, элементы И-НЕ и ИЛИ и инвертор, при этом входы синхронизации D-триггеров и счетчика младшего разр да подключены к входной шине, шина кода управлени  младшим разр дом подключена к З-входу первого D-триггера и через инвертор к S-входу второго D-триггера, инверсный выход первого D-триггера подключен к S-входам счетчика младшего разр да и третьего D-триггера, инверсный выход счетчика младшего разр да подключен к своему D-входу, к D-BXOду третьего D-триггера и к счетному входу счетчика старших разр дов, инверсный выход третьего D,-тpиггepa соединен с первым входом элемента ИЛИ с D-входом четвертого D-триггера, пр мой выход которого подключен к R-входу счетчика старших разр дов и к D-входам первого, второго и п того D-триггеров, а инверсный выход объединен с инверсным выходом второго D-триггера и подключен к R-входам счетчика младшего разр да и третьего D-триггера, инверсный выход п того D-триггера соединен с S-BXOдом четвертого Ь-триггера, а пр мой выход - с первыми входами элементов И-НЕ, вторые входы которых подключены к соответствующим шинам кода управлени  старшими разр дами, а выходы - к соответствующим S-входам счетчика старщих разр дов , инверсные выходы которого соединены с вторыми входами элемента ИЛИ. Источники информации, прин тые во внимание прл экспертизе 1. Манасеевич В. Синтезаторы частот (Теори  и проектирование). М., «Св зь, 1979, с. 262-263, рис. 6.27 (прототип).