SU801256A1 - Делитель частоты на 44 - Google Patents

Делитель частоты на 44 Download PDF

Info

Publication number
SU801256A1
SU801256A1 SU792717856A SU2717856A SU801256A1 SU 801256 A1 SU801256 A1 SU 801256A1 SU 792717856 A SU792717856 A SU 792717856A SU 2717856 A SU2717856 A SU 2717856A SU 801256 A1 SU801256 A1 SU 801256A1
Authority
SU
USSR - Soviet Union
Prior art keywords
trigger
zero
bit
output
memory
Prior art date
Application number
SU792717856A
Other languages
English (en)
Inventor
Владимир Алексеевич Грехнев
Владимир Николаевич Гиленок
Николай Павлович Павлюченков
Original Assignee
Войсковая Часть 44388 Р-П
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Войсковая Часть 44388 Р-П filed Critical Войсковая Часть 44388 Р-П
Priority to SU792717856A priority Critical patent/SU801256A1/ru
Application granted granted Critical
Publication of SU801256A1 publication Critical patent/SU801256A1/ru

Links

Landscapes

  • Arrangements For Transmission Of Measured Signals (AREA)

Description

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано дл  делени  последовательности входных импульсов ва ll Известен делитель частоты, который содержит в каждом разр де триггер пам ти и два коммутационных 14. Однако устройство требует большого количества оборудовани , что ведет к увеличению его габаритов, веса, потребл емой мощности. Кремле того, оно ие осуществл ет деление входной последовательности импульсов на 11. Наиболее близким к предлагаемому  вл етс  устройство, содержащее четыре разр да, каждый из которых сс стонт из триггера пам ти и коммутационного триггера, а три первых разр да и из элемента И-НЕ, причем в первых двух разр дах единичный выход триггера пам ти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом элемента И-НЕ, а нулевой выход соединен с единичным входом триггера пам ти, в третьем разр де нулевой выход триггера пам ти соединен с единичным входом коммутационного триггера, а в четвертом разр де нулевой выход триг гера пам ти соединен с нулевым входом колвлутационного триггера, нулевой выход коммутационного триггера второго разр да соединен с нулевыми входами триггера пам ти и коммутационного триггера первого разр да и со входом элемента И-НЕ этого разр да, выход элемента И-НЕ третьего разр да соединен с единичным входом триггера пам ти этого разр да, с нулевыми входами коммутационных триггеров, триггеров и со входами элементов И-НЕ всех предыдущих разр дов, нулевой выход коммутационного триггера третьего разр да соединен с единичным входом триггера пам ти четвертого разр да, с нулевыми входами триггеров пам ти и ко1 1утационных триггеров всех млгщших разр дов и со входом элемента И-НЕ второго разр да, единичный выход коммутационного триггера четвертого разр да соединен с нулевыми входг1ми всех триггеров делител , выход элемента И-НЕ первого разр да соединен с нулевым входом коммутационного триггера второго разр да и со входом элемента И-НЕ третьего разр да, выход элемента И-НЕ второго разр да соединен с нулевым входом коммутационного триггера и со
входом элемента И-НЕ третьего разр да , а тактова  шина подключена к нулевьгм входам коммутационных триггеро первого, второго и третьего разр дов , к единичному входу коммутационного триггера четвертого разр да и входу элемента И-НЕ второго разр да 2 .
Однако известное устройство выполнено на большом количестве оборуд вани  и обладает низкой надежностью. Цель изобретени  - повышение надежности работы устройства.
Поставленна  цель достигаетс  тем что в делителе частоты на 11, содержащем четыре разр да, каждый из которых состоит из триггера пам ти и коммутационного триггера, а три первых разр да и из элемента И-НЕ, выходы элементов И-НЕ первого и второго разр дов соединены с единичными входами кoм Iyтaциoннoгo триггера четвертого разр да, нулевой выход коммутационного триггера третьего разр да соединен с единичным входом коммутационного триггера первого разр да, а единичный выход коммутационного триггера четвертого разр да соединен со входами элементов И-НЕ первого, второго и третьего разр дов,
На чертеже представлен делитель частоты на 11, функциональна  схема. Устройство содержит шину 1 тактоворо импульса, элементы 2-4 И-НЕ первого-третьего разр дов, элементы 5-12 И-НЕ попарно образующие коммутационные триггеры первого-четвертого разр дов, элементы 13-20 И-НЕ, попарно образующие триггеры пам ти этих же разр дов.
Устройство работает следующим образом .
В начале работы все триггеры пам ти наход тс  в нулевом состо нии, а тактовый сигнал, поступающий по шине 1, отсутствует равен логическому нулю . В этом случае на выходах элементов 2,3, 10, 12, 13, 15, 17 и 19 тактовый сигнал равен логическому нулю на выходах остальных элементов логической единице, поэтому с приходом первого тактового импульса срабатывает только элемент 6 И-НЕ, устанавлива  триггер пам ти первого разр да в единичное состо ние. После окончани  действи  тактового- импу|пьса на выходе элемента 2 И-НЕ по н п етс  логическа  единица. С приходом следующего тактового импульса срабатывает элемент 8 И-НЕ, устанавлива  триггер пам ти второго разр да в единичное состо ние, а триггер пам ти первого разр да - в нулевоесосто ние . С приходом третьего тактового импульса снова срабатывает элемент б И-НЕ, устанавлива  триггер пам ти первого разр да в единичное состо ние. По окончании действи  тактового импульса на выходе элемента 2
И-НЕ по вл етс  логическа  единица, а поскольку и триггер пам ти второго разр да находитс  в единичном состо нии , то на выходе элементы 3 И-НЕ также логическа  единица. Следова тeльнo , с приходом четвертого тактового импульса срабатывает элемент 4 И-НЕ, устанавлива  триггер пам ти третьего разр да в единичное состо ние , а триггеры пам ти младших разр дов - в нулевое. Наличие св зи с выхаз
0 дом элемента И-НЕ входов элементов
2,3,6 и В И-НЕ преп тствует неправиль. ной работе делител .
Аналогичным образом с приходом п того тактового импульса триггер
5 Пс1м ти первого разр да устанавливаетс  в единичное состо ние, с приходом шестого тактового импульса он возвращаетс  в нулевое состо ние, а в единичное состо ние устанавливаетс  тригQ гер второго разр да. После окончани  действи  шестого тактового импульса на выходе элемента 3 И-НЕ по вл етс  сигнал, равный логической единице. Поскольку на выходе элемента 10 И-НЕ
е по вл етс  сигнал, равный логической единице, то с приходом седьмого тактового импульса срабатывает элемент 9 И-НЕ, устанавлива  триггер пам ти четвертого разр да в единичное состо ние , а триггеры пам ти остальных
0 разр дов - в нулевое состо ние. Далее счет продолжаетс  аналогичным образом до тех пор, пока после прихода дес того тактового импульса в делителе не установитс  код 1011. Поскольку
5 на выходах элементов 1, 3 и 12 будут сигналы, равные логической единице, то с приходом одиннадцатого тактового импульса срабатывает элемент 11 И-НЕ, устанавлива  делитель в исходное состо ние.
Таким образом, в делителе осуществл етс  деление последовательности входных импульсов на 11, причем происходит следующа  последовательность смены состо ний.
О 00006 ОНО
100017 1000
200108 1001
3ООН9 1010
40100 10 1011 0 5 0101 11 0000
Введение новых св зей позвол ет сократить количество оборудовани , уменьшить габариты, вес, потребл емую мощность, повысить.надежность 5 работы устройства.

Claims (2)

1. Авторскоесвидетельство СССР № 444330, кл. Н 03 К 23/00, 1971
2. Авторское свидетельство СССР
по за вке 2528043, кл. Н 03 К 23/02, 1977.
SU792717856A 1979-01-26 1979-01-26 Делитель частоты на 44 SU801256A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU792717856A SU801256A1 (ru) 1979-01-26 1979-01-26 Делитель частоты на 44

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU792717856A SU801256A1 (ru) 1979-01-26 1979-01-26 Делитель частоты на 44

Publications (1)

Publication Number Publication Date
SU801256A1 true SU801256A1 (ru) 1981-01-30

Family

ID=20807317

Family Applications (1)

Application Number Title Priority Date Filing Date
SU792717856A SU801256A1 (ru) 1979-01-26 1979-01-26 Делитель частоты на 44

Country Status (1)

Country Link
SU (1) SU801256A1 (ru)

Similar Documents

Publication Publication Date Title
GB1413044A (en) Counter provided with complementary field effect transistor inverters
SU801256A1 (ru) Делитель частоты на 44
US3976867A (en) Calculator timer with simple base-6 correction
GB1088193A (en) Electronic counter
SU641658A1 (ru) Многопрограмный делитель частоты
SU738177A1 (ru) Счетчик на кольцевом регистре
SU764135A1 (ru) Делитель частоты следовани импульсов
SU576662A1 (ru) Делитель на 7
SU134912A1 (ru) Диапазонный делитель частоты
SU771880A1 (ru) Делитель частоты на 5,5
SU766042A1 (ru) Устройство дл опроса информационных датчиков
SU1290517A1 (ru) Счетное устройство
SU921094A1 (ru) Дес тичный счетчик
SU1172004A1 (ru) Управл емый делитель частоты
SU1273923A1 (ru) Генератор импульсов со случайной длительностью
GB1238582A (ru)
SU406321A1 (ru) Счетчик импульсов на потенциальных логических элементах
SU517164A1 (ru) Счетчик импульсов с управл емым коэффициентом пересчета
SU518003A1 (ru) Реверсивный дес тичный счетчик импульсов
SU430372A1 (ru) Устройство формирования временной последовательности импульсов
SU381171A1 (ru) Двоичный счетчик импульсов
SU744996A1 (ru) Делитель частоты на четыре, п ть
SU924867A1 (ru) Пересчетное устройство по модулю шесть
SU653747A2 (ru) Двоичный счетчик
SU546937A1 (ru) Перестраиваемый фазо-импульсный многоустойчивый элемент