SU771880A1 - Делитель частоты на 5,5 - Google Patents

Description

Изобретение относитс  к автоматике и вычислительной технике. Делитель может быть использован в устройствах измерени  временных интервалов, а также дл  делени  последовательности входных импульсов на 5,5, Известны делители частоты, выполненные на триггерах с раздельными входами и элементах И-НЕ 1J и 2 . Первый из них содержит в каждом разр де триггер пам ти и два коммутационных триггера. Основным недостатком этого устройства  вл етс  большое количество оборудовани , что ведет к увеличению габаритов , потребл емой мощности устрой ства. Кроме того, это устройство не позвол ет осуществить деление входной последовательности импульсов на 5,5. Второй делитель частоты содержит четыре разр да, каждый из которых содержит триггер пам ти, коммутационный триггер и элемент И-НЕ, причем в первых трех разр дах единичный выход триггера пам ти соединен с единичным входом ком 1утационного триггера, единичный выход которого соединен с входом элемента И-НЕ, а нулевой выход соединен с единичным входом триггера пам ти данного разр да, с нулевыми входами коммутационных триггеров и триггеров пам ти всех -предыдущих разр дов и с входом элемента И-НЕ предыдущего разр да, в четвертом разр де нулевой выход триггера пам ти соединен с единичным входом коммутационного триггера, нулевой выход которого соединен с нулевыми входами триггеров пам ти третьего и четвертого разр дов и с нулевыми входами коммутационных триггеров второго и третьего разр дов, выход элемента И-НЕ первого разр да соединен с обоими входами коммутационного триггера второго разр да, выход элемента И-НЕ второго разр да соединен с нулевым входом коммутационног9 триггера третьего разр да, выход элемента И-НЕ третьего разр да соединен с входом элемента И-НЕ четвертого разр да , выход которого соединен с входом элемента И-НЕ третьего разр да и с нулевыми входами всех триггеров. Недостатком этого устройства  вл етс  низка  надежность, поскольку оно содержит большое количество логических элементов. Целью изобретени   вл етс  повышение надежности работы устройства.

С этой целью в делитель частоты на 5,5 содержащий четыре разр да, каждый из которых состоит из коммутационного триггера, триггера пам ти и элемента И-НЕ, причем в каждом из трех первых разр дов единичный выход триггера пам ти соединен с единичньпи входом коммутационного триггера,единичный выход которого подключен к входу элемента И-НЕ/ а нулевой выход к единичному входу триггера пам ти и к единичному входу коммутационного триггера своего разр да и к нулевому входу триггера пам ти и входу элемента И-НЕ предыдущего разр да, в четвертом разр де нулевой выход триггера пам ти соединен с единичным входом . коммутационного триггера, нулевой выход которого подключен к нулевым входам триггеров пам ти третьего и четвертого разр дов и к нулевым входам коммутсщионных триггерюв второго и третьего разр дов, выход элемента И-НЕ первого разр да Соединен с входами коммутационного триггера второго разр да, выход элемента И-НЕ второго разр да - с нулевым входом коммутационного триггера третьего разр да , выход элемента И-НЕ третьего разр да - с входом элемента И-НЕ четвертого разр да, выход которого подключен к входу элемента И-НЕ третьег разр да и к нулевым входам коммутационных триггеров и триггеров пам ти всех разр дов, а нулевые входы коммутационных триггеров первого, второго и третьего разр дов и входы коммутационного триггера четвертого разр да соединены с входной шиной, введены дополнительные элементы И-НЕ Причем выход элемента И-НЕ первого разр да соединен с нулевым входом коммутационного триггера четвертого разр да и с входом первого дополнительного элемента И-НЕ, выход элемента И-НЕ второго разр да - с входом элемента И-НЕ четвертого разр да, выход которого подключен к нулевому входу коммутационного триггера и к единичному входу триггера пам ти четвертого разр да и к входу второго дополнительного элемента И-НЕ, другой Вход которого подключен к выходу первого дополнительного элемента И-НЕ, входы которого соединены с единичныг: ми выходами триггеров пг1м ти третьего и четвертого разр дов, нулевой выход коммутационного триггера третьго разр да соединен с нулевыми выходами коммутационного триггера и триг ,гера пам ти первого разр да, а нулевой выход коммутационного триггера четвертого разр да - с входами элементов И-НЕ первого и третьего разр дов и с единичными входами триггеров пам ти первого и второго разр до

На чертеже представлена структурна  электрическа  схема делител  частоты на 5 ,5.

Делитель частоты на 5,5 содержит входную шину 1 тактового сигнала, элементы И-НЕ 2-5 соответственно первого - четвертого разр дов, элементы И-НЕ 6-13, попарно образующие комму тационные триггеры первого - четвертого разр дов, элементы И-НЕ 14-21, попарно образующие триггеры пам ти этих разр дов, дополнительные элементы И-НЕ 22, 23.

Устройство работает следующим образом .

Под действием тактовых импульсов в делителе происходит двоичный пересчет поступающих импульсов, при этом осуществл етс  следующа  последовательность смены состо ний триггеров пам ти делител 

0ООН

10100

20101

3ОНО

40111

51000

61001

71010

81011

91100

101101

11ООН

В исходном состо нии триггеры пам ти первого и второго разр дов наход тс  в единичном состо нии, триггеры пам ти остальных разр дов - в нулевом состо нии, а тактовый сигнал, поступающий на шину 1, отсутствует, равен логическому нулю. В этом случае на выходах элементов 2, 3, 5, 7, 9, 10, 11, 12, 14, 16, 19, 21,22 имеетс  логическа  единица, на выходах остальных элементов - логический нуль.

С приходом первого тактового импульса срабатывает элемент И-НЕ 11, устанавлива  триггер пам ти третьего разр да в единичное состо ние, а триггеры пам ти младших разр дов в нулево Нсшичие св зи с выхода элемента И-НЕ 11 на вход элементов 3, 7, 9, 10 преп тствует по влению на выходах йтих элементов сигнала, равного логическому нулю, в момент действи  тактового импульса.По окончании тактового импульса на выходах элементов 2 и 3 сигналы равны логическому нулю,поэтому с приходом второго тактового импульса срабатывает только элемент ИНЕ 7,устанавлива  триггер пе1м ти первого в единицу.По окончании действи  тактового импульса на выход элемента И-НЕ 8 по вл етс  логическа  единица.

Claims (2)

1. С приходом третьего тактового импульса срабатывает элемент И-НЕ 9, устанавлива  тригге пам ти второго разр да в единицу, а триггер пам ти первого разр да в ноль. Чтобы не сработал элемент И-НЕ 7 в момент действи  тактового сигнала после того, как триггер пам ти первого разр да /становитс  в ноль, а также дл  эбеспечени  устойчивой работы элемен та И-НЕ 9 выход этого элемента соеди нен с входом элементов 2, 7, 8. С приходом четвертого тактовьго импульса срабатывает только элемент И-НЕ 7, поскольку на выходах элементов 2 и 3 имеютс  логические нули. По окончании действи  четвертого тактового импульса на выходах элементов 2 и 3 по вл ютс  сигналы, равные логической единице, поэтому с приходом п того тактового импульса срабатывает элемент И-НЕ 5, на его выходе по вл етс  сигнал, равный логическому нулю, который через элемент И-НЕ 23 поступает на выходную шину 24 делител  и который устанавливает триггер пгил ти четвертого разр да в единичное состо ние, а триггеры пам ти всех младших раэр дов в нулевое состо ние Далее аналогично в делителе осуществл етс  обычный двоичный пересчет до тех пор, пока с приходом дес того тактового импульса в нем не установит с  код 1101. По окончании дес того тактового импульса на выходе элемента И-НЕ 2 по вл етс  сигнал, равный логической единице, что ведет к по влению на выходе элемента И-НЕ 22 сигнала , равного логическому нулю, который через элемент И-НЕ 23 поступает на выходную шину 24. С приходом один надцатого тактового импульса срабатывает элемент И-НЕ 12, устанавлива  .триггеры пам ти первого и второго раз р дов в единичное, а триггеры пам ти третьего и четвертого разр дов в иу левое состо ни , возвраща  таким обравом делитель в исходное положение. Формула изобретени  Делитель частоты на 5,5, содержащий четыре разр да, каждый из которых состоит из коммутационного триггера , триггера пам ти и элемента И-НЕ причем в каждом из трех первых разр дов единичный выход триггера пам ти соединен с единичным входом коммутациониого триггера, единичный выход которого подключен к входу элемента И-НЕ, а нулевой выход - к единичному входу триггера пам ти и к единичному входу коммутационного триггера своего разр да и к нулевому входу тригге ра пам ти и входу элемента И-НЕ предьщущего разр да, в четвертом разр де нулевой выход триггера пам ти соединен с единичным входом-коммутационного триггера, нулевой выход которого подключен к нулевым входам триггеров пам ти третьего и четвертого разр дов и к нулевым входс1м коммутационных триггеров второго и третьего разр дов, выход элемента И-НЕ первого разр да соединен с входами коммутационного триггера второго разр да , выход элемента И-НЕ второго разр да - с нулевым входом коммутационного триггера третьего разр да, выход элемента И-НЕ третьего разр да - с входом элемента И-НЕ четвертого разр да , выход которого подключен к входу элемента И-НЕ третьего разр да и к нулевым входам коммутационных триггеров и триггеров пам ти всех разр дов , а нулевые входы коко утещнонных триггеров первого, второго и третьего разр дов и входы коммутационного триггера четвертого разр да соединены с входной шиной, отличающийс  тем, что, с целью повышени  надежности работы делител , в него введены дополнительные элементы И-НЕ, причем выход элемента И-НЕ первого разр да соединен с нулевым входом коммутационного триггера четвертого разр да и с входом первого дополнительного элемента И-НЕ, выход элемента И-НЕ второго разр да - с входом элемента И-НЕ четвертого разр да , выход которого подключен к нулевому входу коммутационного триггера и к единичному входу триггера пам ти четвертого разр да и к входу второго дополнительного элемента И-НЕ, другой вход которого подключен к выходу первого дополнительного элемента ИНЕ , входы которого соединены с единичными выходами триггеров пам ти третьего и четвертого разр дов, нуле вой выход коммутационного триггера третьего разр да соединен с нулевыми выходгичш коммутационного триггера и триггера пам ти первого разр да, а нулевой выход коммутационного триггера четвертого разр да - с входами элементов И-НЕ первого и третьего азр дов и с единичными входами триггеров пам ти первого и второго разр ов . Источники информации, рин тые во внимание при экспертизе 1.Авторское свидетельство СССР 444330, кл. Н 03 К 23/00, 1971.
2. 2.За вка I 2493135/18-21, кл. Н 03 К 23/02, 1977, по которой рин то решение о вьщаче авторского видетельства.

   /4