SU538496A1 - Делитель частоты - Google Patents
Делитель частотыInfo
- Publication number
- SU538496A1 SU538496A1 SU2179697A SU2179697A SU538496A1 SU 538496 A1 SU538496 A1 SU 538496A1 SU 2179697 A SU2179697 A SU 2179697A SU 2179697 A SU2179697 A SU 2179697A SU 538496 A1 SU538496 A1 SU 538496A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- output
- flip
- flop
- input
- elements
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
(54) ДЕЛИТЕЛЬ ЧАСТОТЫ
Изобретение относитс к импульсной технике и может быть использовано в пересчетных устройствах вычислительной техники.
Известны делители частоты, выполненные на потенциальных элементах 1, 2j.
Известен делитель частоты, содержащий триггеры включенные по схеме двоичного счетчика, формирователь, логические элементы И-НЕ, НЕ и элемент задержки 1.
Однако такой делитель содержит избыточные формирователь и элемент задержки , что усложн ет схему устройства и снижает быстродействие.
Известен также делитель частоты, который по своей технической сущности и достигаемому результату наиболее близок к изобретению 2J. Он содержит выходной элемент И-НЕ, последовательно включенные Т-триггеры еа основе Д-триггера , каждый из которых состоит из R 5триггера и трех элементов И-НЕ, причем ВЫХОД первого элемента И-НЕ первого Т-триггера соединен со входом третьего
элемента И-НЕ второго Т-триггера, выход первого элемента И-НЕ которого подключен ко входу третьего элемента И-НЕ третьего Т-триггера, в таком делителе частоты с дополнительными св з ми выходной сигнал вырабатываетс с задержкой во времени относительно переднего фронта счетного импульса, что снижает быстродействие устройства и ограничивает его применение.
Цель изобретени -повышение быстродействи делител частоты.
Claims (2)
- Указанна цель достигаетс тем, что в делитель частоты, содержащий выходной элемент И-НЕ, последовательно включенные Т-триггеры на основе Д-триггера, каждый из которых составлен из R - 5 триггера и трех элементов И-НЕ, введен триггер-формирователь , первый нулевой выход которого подключен к входной шине второй нулевой выход - к выходу второго элемента И-НЕ первого Т-триггера, при этом первые запрещающие входы первых элементов И-НЕ Т-триггеров объединены л подключены к выходной щине, к нулевым входам второго и третьего Т-триггеров , к запрещающим входам третьих элементов И-НЕ второго и третьего Т-триггера и к нулевому выходу триггера-формировател , единичный вход которого соединен со вторым запрещающим входом первого элемента И-НЕ и с выходом выходного элемента И-НЕ, входы которого подключены к единичным выходам второго и третьего Т-триггеров. На чертеже представлена структурна электрическа схема делител частоты. Делитель частоты содержит выходной элемент И-НЕ 1, последовательно включенные Т-триггеры 2,3 и 4 на основе Д-триггера, каждый из которых составлен из R - 5 триггера 5,6 и 7 на элементах И-НЕ 8-9, 10-11 и 12-13 и тре элементах И-НЕ 14, 15, 16; 17, 18, 19 и 20, 21, 22, триггер-формирователь 23 выходных сигналов на логических элементах И-НЕ 24, 25, один из нулевых входов триггера-формировател 23 подключен к входной щине 26 устройства, а другой нулевой вход этого триггера подключен к выходу элемента И-НЕ 15 - Т-триг гера 2, дополнительный вход запрета эле мента И-НЕ 14 этого триггера подключен к выходной шине 27 устройства, к дополнительным нулевым входам R - 5 триггеров 6 и 7 и входам запрета элементов И-НЕ 17 и 19, 20 и 22 Т-триггеров 3 и 4 и к нулевому выходу ( на элементе И-НЕ 24) триггера-формировател 23 вы ходных сигналов, единичный вход триггера-формировател 23 и другой дополнительный вход запрета элемента И-НЕ 14 Т-триггера 2 подключены к выходу выход ного элемента И-НЕ 1, входы которого подключены к соответствующим единичным выходам (на элементе И-НЕ 11 и 13) Т-триггеров 3 и 4. Делитель частоты работает следующим образом. За исходное состо ние принимаетс при сутствие низкого уровн потенциалов на входах элемента И-НЕ 1 и соответственно на выходах элементов И-НЕ 9, 11, 13; 15, 18, 21 и 25. При этом на выходах элемента И-НЕ 1 и элементов И-НЕ 8, 10, 12, 14, 16, 17, 20, 22 и 24, а также на входной шине 26 и выходной шине 27 устройства будут высокие уровни потенциа лов. При поступлении на входную щину 26 устройства низкого уровн потенциала на выходе элемента И-НЕ 15 Т-триггера 2 устанавливаетс высокий уровень потенциа ла, а на выходе элемента И-НЕ 16- низкий уровень потенциала. Е следующий момент времени при по влении на входной шине 26 устройства высокого уровн потенциала на выходе элемента И-НЕ устанавливаетс низкий уровень потенциала, от чего R - S триггер 5 Т-триггера 2 переходит в рабочее состо ние, при котором на его элементах И-НЕ 9 и 8 присутствуют соответственно высокий и низкий уровни потенциалов, а элемент И-НЕ 16 Т-триггера 2 устанавливаетс в исходное состо ние. При этом элементы И-НЕ 18 и 19 Т-триггера 3 срабатывают, а на их выходах соответственно будут высокий и низкий уровни потенциалов. В момент по влени следующего низкого уровн потенциала первого счетного импульса элемент И-НЕ 14 Т-триггера 2 устанавливаетс в исходное состо ние. При поступлении на входную шину 26 устройства входного импульса на выходе элемента И-НЕ 15 Т-триггера 2 вырабатываетс инверсный счетный импульс, R - 5 триггер 5 переходит в исходное состо ние, на выходе элемента И-НЕ 17 устанавливаетс низкий уровень потенциала , отчего срабатывает К - S триггер 6 на выходах элементов И-НЕ 11 и 1О которых будут соответственно высокий и низкий уровни потенциалов. Одновременно на выходах элементов И-НЕ 21 и 19 Т-триггеров 4 и 3 устанавливаютс высокие уровни потенциалов, после чего на выходе элемента И-НЕ 22 по вл етс низкий уровень потенциала. По окончании поступлени второго счетного импульса Т-триггер 2 подготовлен к счету следующего импульса, а Т-триггер 3 находитс в рабочем состо нии. При поступлении на входную щину 26 устройства четвертого счетного импульса Т-триггер 4 срабатывает, при этом на выходе его элемента И-НЕ 20 будет низкий уровень потенциала, на выходах элементов И-НЕ 13 и 12 R - 5 триггера 7 соответственно высокий и низкий уровни потенциалов, а на выходе элемента И-НЕ 22 - высокий уровень потенциала. При пересчете щести счетных импульсов срабатьюают Т-триггеры 3 и 4, отчего на выходе элемента И-НЕ 1 по вл етс низкий уровень потенциала, а на выходе элемента И-НЕ 25 триггера-формировател 23 устанавливаетс высокий уровень потенциала. Таким образом, устройство подготовлено к формированию выходного пересчетного импульса. При поступлении высокого уровн потен циала следующего счетного импульса на в ходе элемента И-НЕ 24 триггера-формировател 23, н соответственно на выходной шине 27 устройства по вл етс низкий уровень потенциала, затем элементы И-НЕ 10-11, 17-19 и 12-13, 20-22 Т-триггеров 3 4,, а также выходной элемент 1 устанавливаютс в исходное состо ние . Таким образом, передний фронт выходного импульса по вл етс на выходной шине 27 устройства с задержкой только на врем срабатывани одного элемента И-НЕ 24 триггера-формировател 23, а не на врем последовательного срабатывани п ти элементов , которое образуетс при работе указанного прототипа. После окончани поступлени пересчетного импульса на выходной шине 27 устройства , а также на выходах элементов И-НЕ 24 и 25 триггера-формировател 23 устанавливаютс исходные уровни потенциа лов. Формула изобретени Делитель частоты, содержащий выходной элемент И-НЕ, последовательно вклю ченные Т-триггеры на основе Д-триггера каждый из которых состоит из R - Sтриггера и трех элементов И-НЕ, причем выход первого элемента И-НЕ первого Т-триттера соединен со входом третьего элемента И-НЕ второго Т-триггера, выход первого элемента И-НЕ которого подключен ко входу третьего элемента И-НЕ третьего Т-триггера, отличающийс тем, что, с целью повышени быстродействи , в него введен триггер-формирователь, первый нулевой выход которого подключен к входной шине, второй нулевой выход - к выходу второго элемента И-НЕ первого Т-ориггера, при этом первые запрещающие входы первых элементов И-НЕ Т-триггеров объединены и подключены к выходной шине, к нулевым входам второго и третьего Т- риггеров, к запрещающим входам третьих элементов И-НЕ второго и третьего Т-триггеров и к нулевому выходу триггера-формировател , единичный вход которого соединен со вторым запрещающим входом первого элемента И-НЕ и с выходом выходного элемента И-НЕ, входы которого подключены к единичным выходам второго и третьего Т-триггеров. Источники информации, прин тые во внимание при экспертизе: 1.Авторское свидетельство СССР № 352403, кл.Н 03 К 23/О2 от 21.12.70г.
- 2.Авторское свидетельство СССР №324713,кл.Н 03 К 23/02 от31.03.69г. (прототип).
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2179697A SU538496A1 (ru) | 1975-10-13 | 1975-10-13 | Делитель частоты |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2179697A SU538496A1 (ru) | 1975-10-13 | 1975-10-13 | Делитель частоты |
Publications (1)
Publication Number | Publication Date |
---|---|
SU538496A1 true SU538496A1 (ru) | 1976-12-05 |
Family
ID=20634087
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2179697A SU538496A1 (ru) | 1975-10-13 | 1975-10-13 | Делитель частоты |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU538496A1 (ru) |
-
1975
- 1975-10-13 SU SU2179697A patent/SU538496A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US3395353A (en) | Pulse width discriminator | |
SU538496A1 (ru) | Делитель частоты | |
US3986128A (en) | Phase selective device | |
SU511722A1 (ru) | Распределитель импульсов | |
SU849495A1 (ru) | Делитель частоты следовани им-пульСОВ HA ТРи | |
SU871338A1 (ru) | Счетчик импульсов с коэффициентом пересчета 2 @ +1 | |
SU369708A1 (ru) | Библиотека i | |
US3457434A (en) | Logic circuit | |
SU583480A1 (ru) | Параллельный однофазный регистр | |
SU746944A1 (ru) | Делитель частоты импульсов | |
SU932619A1 (ru) | Кольцевой сдвиговый регистр | |
SU771880A1 (ru) | Делитель частоты на 5,5 | |
SU671034A1 (ru) | Делитель частоты импульсов на семь | |
SU860317A1 (ru) | Резервированный счетчик импульсов | |
SU507944A1 (ru) | Реверсивный счетчик импульсов | |
US3914627A (en) | Storage device with several bistable flipflops | |
SU579690A1 (ru) | Троичное счетное устройство | |
SU666646A1 (ru) | Разностный счетчик импульсов | |
SU851761A1 (ru) | Импульсно-временной дискриминатор | |
SU734647A1 (ru) | Устройство дл ввода информации | |
SU1503065A1 (ru) | Формирователь одиночного импульса | |
SU932479A1 (ru) | Распределитель импульсов | |
SU894600A1 (ru) | Устройство дл сравнени фаз | |
SU1104464A1 (ru) | Устройство управлени | |
SU743036A1 (ru) | Устройство сдвига цифровой информации |