SU932479A1 - Распределитель импульсов - Google Patents

Распределитель импульсов Download PDF

Info

Publication number
SU932479A1
SU932479A1 SU731921604A SU1921604A SU932479A1 SU 932479 A1 SU932479 A1 SU 932479A1 SU 731921604 A SU731921604 A SU 731921604A SU 1921604 A SU1921604 A SU 1921604A SU 932479 A1 SU932479 A1 SU 932479A1
Authority
SU
USSR - Soviet Union
Prior art keywords
input
output
decoder
inputs
trigger
Prior art date
Application number
SU731921604A
Other languages
English (en)
Inventor
Альберт Никитович Фойда
Original Assignee
Предприятие П/Я В-8117
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Предприятие П/Я В-8117 filed Critical Предприятие П/Я В-8117
Priority to SU731921604A priority Critical patent/SU932479A1/ru
Application granted granted Critical
Publication of SU932479A1 publication Critical patent/SU932479A1/ru

Links

Landscapes

  • Logic Circuits (AREA)

Description

Изобретение относитс  к вычислиельной технике. Известен распределитель импульсов , содержащий триггеровый регистр, вспомогательные триггеры, элементы И дешифратор tl1. Недостатком известного устройства  вл етс  большой объем оборудовани  и малое быстродействие. Наиболее близким к предлагаемому  вл етс  распределитель импульсов содержащий триггерный регистр, два вспомогательных триггера, дешифратор два входных элемента И-НЕ, элемент И t2J. Недостатком известного устройства  вл етс  большой объем оборудовани  и недостаточное быстродействие. Цель изобретени  - повышение быст родействи  и упрощение устройства. Поставленна  цель достигаетс  тем что в распределитель, содержащий три герный регистр, два вспомогательных триггера, дешифратор, два входных элемента И-НЕ, элемент И, причём управл ющие входы входных элементов И-НЕ соединены с первым и вторым входами распределител , выходы входных элементов И-НЕ соединены с единичными входами вспомогательных триггеров и с входами элемента И, выход которого соединен с йулевыми входами триггеров регистра, единичный выход первого вспомогательного триггера соединен с первым входом дешифратора , второй вход которого соединен с единичным.выходом второго вспомога тельного триггера, третий вход дешифратора соединен с третим входов распределител , первый, второй и третий выходы дешифратора соединены с единичными входами соответственно первого , второго и третьего триггеров регистра, четвертый выход дешифратора соединен с нулевым входом второго триггера регистра, п тый выход дешифратора соединен с нулевыми входами первого и третьего Триггеров регистpa и первого вспомогательного триггера , шестой и седьмой выходы дешифратора соединены с единичными входами соответственно второго и третьего триггеров регистра, восьмой выход де шифратора соединен с нулевыми входами второго и третьего триггеров регистра и второго вспомогательного триггера , дополнительно введены элемент НЕ и дополнительные элементы Й-НЕ, причем вторые входы входных элементов И-НЕ через элемент .НЕ соединены с третьим входом распределите л , первый и второй входы первого дополнительного элемента И-НЕ соединены соответственно с первым выходом дешифратора и с единичным выходом первого триггера регистра, а выход первого дополнительного элемента И-Н соединен с четвертым входом дешифрато-2о
ра, первый вход второго дополнительного элемента И-НЕ соединен с нулевым выходом первого триггера регистра, а выход - с п тым входом дешифратора, п тый выход которого соединен с вторы входами второго и шестого дополнительных элементов И-НЕ, первый, второй и третий входы третьего дополнительного элемента И-НЕ соединены соответственно с вторым и шестым выходами деи1ифратора и с единичным (выходом второго триггера регистра, а выход с шестым входом дешифратора, восьмой выход которого соединен с первыми входами шестого и четвертого дополнительных элементов И-НЕ, второй и третий входы четвертого дополнительного элемента И-НЕ соединены соответственно с четвертым выходом дешифратора и с нулевым выходом второго триггера регист ра, а выход - седьмым входом дешифратора , первый, второй и третий входы п того дополнительного элемента .И-НЕ соединены соответственно с единичным выходом третьего триггера регистра и третьего и седьмого выходов дешифратора , а выход - восьмым входом дешифратора , третий вход шестого допол нательного элемента И-НЕ соединен с нулевым выходом третьего триггера регистра , а выход - дев тым входом дешифратора . На чертеже приведена блок-схема распределител  импульсов. Распределитель содержит три герный регистр, состо щий из трех триггеров 1-3, два вспомогательных триггера и 5, дешифратор 6 на восьми элемен9
держки на срабатывание на выходе его.по вл етс  низкий потенциал, который поступает на входы второго элемента И-НЕ дешифратора 6, и элемента И-НЕ 9, подтвержда  действующий в насто щий момент времени отрицательный потенциал, а также на единичный вход триггера 1 и устанавливает его в состо ние 1, Низкий потенциал с нулевого выхода триггера 1 поступает на вход элемента И-НЕ 10 и на его выходе через врем , равное задержке на его срабатывание, по вл етс  высокий потенциал.

Claims (2)

  1. В следующий момент на третий вход поступает второй положительный импульс и на выходе второго элемента И-НЕ дешифратора 6 по вл етс  низкий потенциал, который поступает на 94 тах И-НЕ, два входных элемента ИгНЕ 7 и 8, дополнительные элементы И-НЕ 9 1, элемент И- 15, элемент НЕ 16. Распределитель работает следующим образом. Рассматрива  работу распределител  предположим, что в первоначальный момент времени на первый вход поступает Положительный импульс, который стробируетс  сигналом, поступаю щим с выхода элемента НЕ 16 и устанавливает триггер k в единичное со сто ние и, пройд  через элемент И 15, устанавливает триггеры 1-3 в нулевое состо ние. I В следующий момент на третий вход приходит положительный импульс и так как на всех входах первого элемента И-НЕ дешифратора 6 действуют положительные потенциалы, то через врем  завходы третьего элемента И-НЕ дешифратора 6 и элемента И-НЕ 11, поддержива  их состо ние и на единичный вход триггера 2, устанавлива  его в состо ние 1. После окончани  действи  положительного импульса на третьем входе через врем , равное задержке на срабатывание на выходе второго элемента И-НЕ дешифратора 6 по вл етс  высокий потенциал, а затем низкий потенциал на выходе элемента И-НЕ 11. Третий импульс, проход щий на третий вход аналогичным образом, вызывает на выходе третьего элемента И-НЕ дешифратора 6 отрицательный импульс, который блокирует соответствующие элементы И-НЕ и переключает триггер 3 в состо ние 1, 59 Четвертый импульс, проход щий на третий вход, блокирует соответствующие элементы И-ИЕ и переключает триггер 2 в состо ние О. П тый импульс, проход щий на третий вход, блокирует соответствующие элементы И-НЕ и переключает триггеры 1 , 3 и в состо ние О. В следующий момент на второй вход приходит положительный импульс, который переключает триггер 5 в состо ние 1 и с приходом трех положительных импульсов на третий вход аналогичным образом вырабатываютс  на выходах соответствующих элементов отрицательные импульсы. Минимальный период поступлени  тактовых импульсов на входе распреде лител  равен Т и-НЕ почти в два раза меньше, чем в прототипе, т.е. частота тактовых импульсов выше чем в прототипе. Формула изобретени  Распределитель импульсов, содержащий триггерный регистр, два вспомо гательных триггера, дешифратор, два входных элемента И-НЕ, элемент И, причем управл ющие входы входных эле ментов И-НЕ соединены с первым и вто рым входами распределител , выходы входных элементов И-НЕ соединены с единичными входами вспомогательных триггеров и с входами элемента И, выход которого соединен с нулевыми входами триггеров регистра, единичный выход первого вспомогательного триггера соединен с первым входом дешифратора, второй вход которого соединен с единичным выходом второго вспомогательного триггера, третий вход дешифратора соединен с третьим входом распределител , первый, второ и третий выходы дешифратора соединены с единичными входами соответственно первого, второго и третьего триггеров регистра, четвертый дешифратора соединен с нулевым входом второго триггера регистра, п тый выход дешифратора соединен с нулевыми входами первого и третьего триггеров регистра и первого вспомогател ного триггера, шестой и седьмой выходы дешифратора соединены с единичными входами соответственно второго и третьего триггеров регистра, восьмой выход дешифратора соединен с нулевыми входами второго и третьего 796 триггеров регистра и второго вспомогательного триггера, отличающи и с   тем, что, с целью повышени  быстродействи  и упрощени  распределител , он дополнительно содержит элемент НЕ и дополнительные элементы И-НЕ, причем вторые входы входных элементов И-НЕ через элемент НЕ соединены с третьим входом распределител , первый и второй входы первого дополнительного элемента И-НЕ соединены соответственно с первым выходом дешифратора и с единичным выходом первого триггера регистра, а выход первого дополнительного элемента И-НЕ соединен с четвертым входом дешифратора, первый вход второго дополнительного элемента И-НЕ соединен с нулевым выходом первого триггера регистра, а выход - с п тым входом дешифратора, п тый выход которого соединен с вторыми входами второго и шестого дополнительных элементов И-НЕ, первый, второй и третий входы третьего дополнительного элемента И-НЕ соединены соответственно с вторым и шестым выходами дешифратора и с единичным выходом второго триггера регистра, а выход - с шестым входом дешифратора, восьмой выход которого соединен с первыми входами шестого и четвертого дополнительных элементов И-НЕ, второй и третий входы четвертого дополнительного элемента соединены соответственно с четвертым выходом дешифратора и с нулевым выходом второго триггера регистра , а выход - седьмым входом дешифратора , первый, второй и третий входы п того дополнительного элемента И-НЕ соединены соответственно с единичным выходом третьего триггера регистра и третьего и седьмого выходов дешифратора, а выход- с восьмым входом дешифратора, третий вход шестого дополнительного элемента И-НЕ соединен с нулевым выходом третьего триггера регистра, а выход - дев тым входом дешифратора. Источники информации, прин тые во внимание при экспертизе 1. Майоров С.А. и Новиков Г.И. Структура ЦВМ, Л., Машиностроение, 970, с. 197, рис. 5-16.
  2. 2. Авторское свидетельство СССР № 292153, кл. G 06 F l/flt, 19б9 (прототип).
SU731921604A 1973-05-28 1973-05-28 Распределитель импульсов SU932479A1 (ru)

Priority Applications (1)

Application Number Priority Date Filing Date Title
SU731921604A SU932479A1 (ru) 1973-05-28 1973-05-28 Распределитель импульсов

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
SU731921604A SU932479A1 (ru) 1973-05-28 1973-05-28 Распределитель импульсов

Publications (1)

Publication Number Publication Date
SU932479A1 true SU932479A1 (ru) 1982-05-30

Family

ID=20553502

Family Applications (1)

Application Number Title Priority Date Filing Date
SU731921604A SU932479A1 (ru) 1973-05-28 1973-05-28 Распределитель импульсов

Country Status (1)

Country Link
SU (1) SU932479A1 (ru)

Similar Documents

Publication Publication Date Title
US3072855A (en) Interference removal device with revertive and progressive gating means for setting desired signal pattern
GB1412978A (en) High speed logic circuits
SU932479A1 (ru) Распределитель импульсов
GB1366472A (en) Phasesynchronising device
GB981296A (en) Improvements in or relating to digital registers
SU697990A1 (ru) Генератор случайных чисел
SU513532A1 (ru) Устройство дл выделени строк в телевизионном растре
ES318469A1 (es) Un procedimiento utilizado en transmisiën de datos para elaborar un cëdigo definitivo
SU575767A1 (ru) Формирователь импульсов
SU488344A1 (ru) Реверсивный распределитель
SU766018A1 (ru) Делитель частоты следовани импульсов
SU780203A1 (ru) Счетное устройство
SU752814A1 (ru) Многодекадное пересчетное устройство с управл емым коэффициентом пересчета
SU851771A1 (ru) Генератор кодовых слов
SU798829A1 (ru) Устройство дл сложени
SU544114A1 (ru) Устройство дл синхронизации импульсов
SU970706A1 (ru) Счетное устройство
SU780202A1 (ru) Пересчетное устройство
SU453791A1 (ru) Устройство тактовой синхронизации
SU769629A1 (ru) Регистр сдвига
SU868999A1 (ru) Формирователь одиночного импульса
SU743036A1 (ru) Устройство сдвига цифровой информации
SU924704A1 (ru) Устройство дл возведени в куб
SU1506547A1 (ru) Троичное счетное устройство
SU617846A1 (ru) Делитель частоты на шесть