JPH0691439B2 - Ｎｍｒにおけるパルスプログラマ−の基準クロック発生回路 - Google Patents
Ｎｍｒにおけるパルスプログラマ−の基準クロック発生回路Info
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- JPH0691439B2 JPH0691439B2 JP62211064A JP21106487A JPH0691439B2 JP H0691439 B2 JPH0691439 B2 JP H0691439B2 JP 62211064 A JP62211064 A JP 62211064A JP 21106487 A JP21106487 A JP 21106487A JP H0691439 B2 JPH0691439 B2 JP H0691439B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、NMRにおけるパルスプログラマーの基準クロ
ック発生回路に関する。
ック発生回路に関する。
NMRのパルスプログラマーは、パルスNMRの測定に必要な
種々のパルス出力を実現するものである。パルスのステ
ート「1,0」を出力するためのハードウエアとしては、
従来からマイクロプログラムシーケンサーを使ったもの
や、同様の機能をディスクリートに組んだもの等、種々
の方式が採用されている。
種々のパルス出力を実現するものである。パルスのステ
ート「1,0」を出力するためのハードウエアとしては、
従来からマイクロプログラムシーケンサーを使ったもの
や、同様の機能をディスクリートに組んだもの等、種々
の方式が採用されている。
ところで、パルスの要素としては、ステートの他に時間
の要素があり、これを決めるのにタイマ／カウンタが使
われる。そのデータの設定には、マイクロプログラムシ
ーケンサー、MPU、或いは他のコントローラーが用いら
れる。
の要素があり、これを決めるのにタイマ／カウンタが使
われる。そのデータの設定には、マイクロプログラムシ
ーケンサー、MPU、或いは他のコントローラーが用いら
れる。
第２図はNMRにおけるパルスプログラマーの基準クロッ
ク発生回路の従来例を示す図であり、21、22と26はラッ
チ、23は発振器、24はタイマ／カウンタ、25はオアゲー
トを示す。
ク発生回路の従来例を示す図であり、21、22と26はラッ
チ、23は発振器、24はタイマ／カウンタ、25はオアゲー
トを示す。
第２図において、タイムデータとステートデータは、マ
イクロプログラムコントローラー等のコントローラーに
よって予め各々のプリセットラッチ21、22にロードされ
る。そして、タイマ／カウンタ24へのロードは、初期設
定時はコントローラーによってロードされるが、一旦パ
ルスプログラマーが動作を開始すると、タイマ／カウン
タ24へ設定されたデータが「ZERO」又は「FULL」となっ
て、タイムアウトとなる時の出力信号によって次のデー
タがロードされる。この信号はアウトプットラッチ26の
ロード信号としても用いられる。
イクロプログラムコントローラー等のコントローラーに
よって予め各々のプリセットラッチ21、22にロードされ
る。そして、タイマ／カウンタ24へのロードは、初期設
定時はコントローラーによってロードされるが、一旦パ
ルスプログラマーが動作を開始すると、タイマ／カウン
タ24へ設定されたデータが「ZERO」又は「FULL」となっ
て、タイムアウトとなる時の出力信号によって次のデー
タがロードされる。この信号はアウトプットラッチ26の
ロード信号としても用いられる。
タイマ／カウンタ24が計数している間にコントローラー
は、プリセットラッチ21、22に次のデータをプリセット
しておく。
は、プリセットラッチ21、22に次のデータをプリセット
しておく。
コントローラー等へ供給するシステムクロックもタイマ
／カウンタ24により作られるが、これは、時間の計数と
システム動作を同期させるためである。従って、通常は
計数用のクロックとシステムクロックは同じものとな
る。
／カウンタ24により作られるが、これは、時間の計数と
システム動作を同期させるためである。従って、通常は
計数用のクロックとシステムクロックは同じものとな
る。
しかしながら、上記の如きNMRにおけるパルスプログラ
マーの基準クロック発生回路では、計数用のクロックの
最大周波数がシステム（コントローラー）の動作速度で
決まってしまうという問題がある。従来例では、これが
10MHz前後である。従って、仮に最大周波数が10MHzであ
るとすると、時間分解能は、100nsecとなるが、NMRで
は、応用上、これより小さい時間、50,25,10,……nsec
の如き分解能が要求されている。例えば励起用90゜パル
スのパルス幅を５μsec前後とすると、これより正確に
調整する場合、時間分解能が100nsecでは、……、4.8,
4.9,5.0,5.1,5.2,……μsecが得られるが、もし、時間
分解能が10nsecであれば、……4.98,4.99,5.00,5.01,5.
02,……μsecといった具合により細かい調整が可能とな
る。
マーの基準クロック発生回路では、計数用のクロックの
最大周波数がシステム（コントローラー）の動作速度で
決まってしまうという問題がある。従来例では、これが
10MHz前後である。従って、仮に最大周波数が10MHzであ
るとすると、時間分解能は、100nsecとなるが、NMRで
は、応用上、これより小さい時間、50,25,10,……nsec
の如き分解能が要求されている。例えば励起用90゜パル
スのパルス幅を５μsec前後とすると、これより正確に
調整する場合、時間分解能が100nsecでは、……、4.8,
4.9,5.0,5.1,5.2,……μsecが得られるが、もし、時間
分解能が10nsecであれば、……4.98,4.99,5.00,5.01,5.
02,……μsecといった具合により細かい調整が可能とな
る。
従来は、時間分解能を100nsecより小さくできる計数ク
ロックで、しかもそれがシステムクロックともなり得る
クロック発生回路はなかった。
ロックで、しかもそれがシステムクロックともなり得る
クロック発生回路はなかった。
本発明は、上記の問題点を解決するものであって、時間
分解能の向上を図ったNMRにおけるパルスプログラマー
の基準クロック発生回路を提供することを目的とするも
のである。
分解能の向上を図ったNMRにおけるパルスプログラマー
の基準クロック発生回路を提供することを目的とするも
のである。
そのために本発明のNMRにおけるパルスプログラマーの
基準クロック発生回路は、基準クロックを発生する発振
器と、該基準クロックを入力して計数しタイムアウト信
号を出力するファインタイマと、該タイムアウト信号に
よりカウント動作を制御し前記基準クロックを入力して
前記基準クロックを固定周期で分周するクロックカウン
タと、該クロックカウンタの分周出力を入力して計数し
タイムアウト信号を出力するコースタイマと、前記ファ
インタイマ及びコースタイマにロードするファインタイ
ムデータ及びコースタイムデータを保持するラッチ回路
とを備え、ファインタイムデータ及びコースタイムデー
タをそれぞれファインタイマ及びコースタイマにロード
し、ファインタイムデータに応じて前記タイムアウト信
号の周期を変え、１つのパルスステート時間をファイン
タイマによる時間分解能で設定できるように構成したこ
とを特徴とするものである。
基準クロック発生回路は、基準クロックを発生する発振
器と、該基準クロックを入力して計数しタイムアウト信
号を出力するファインタイマと、該タイムアウト信号に
よりカウント動作を制御し前記基準クロックを入力して
前記基準クロックを固定周期で分周するクロックカウン
タと、該クロックカウンタの分周出力を入力して計数し
タイムアウト信号を出力するコースタイマと、前記ファ
インタイマ及びコースタイマにロードするファインタイ
ムデータ及びコースタイムデータを保持するラッチ回路
とを備え、ファインタイムデータ及びコースタイムデー
タをそれぞれファインタイマ及びコースタイマにロード
し、ファインタイムデータに応じて前記タイムアウト信
号の周期を変え、１つのパルスステート時間をファイン
タイマによる時間分解能で設定できるように構成したこ
とを特徴とするものである。
本発明のNMRにおけるパルスプログラマーの基準クロッ
ク発生回路では、ファインタイムデータ及びコースタイ
ムデータをそれぞれファインタイマ及びコースタイマに
ロードすると、ファインタイマが動作しファインタイム
データの分だけカウンタが一時停止するのでクロックが
延びる。従って、１つのパルスステート時間をファイン
タイマによる時間分解能、すなわち基準パルスによる時
間分解能で設定できる。
ク発生回路では、ファインタイムデータ及びコースタイ
ムデータをそれぞれファインタイマ及びコースタイマに
ロードすると、ファインタイマが動作しファインタイム
データの分だけカウンタが一時停止するのでクロックが
延びる。従って、１つのパルスステート時間をファイン
タイマによる時間分解能、すなわち基準パルスによる時
間分解能で設定できる。
以下、図面を参照しつつ実施例を説明する。
第１図は本発明に係るNMRにおけるパルスプログラマー
の基準クロック発生回路の１実施例を示す図、第３図及
び第４図は第１図に示す基準クロック発生回路の動作を
説明するための信号波形図である。
の基準クロック発生回路の１実施例を示す図、第３図及
び第４図は第１図に示す基準クロック発生回路の動作を
説明するための信号波形図である。
第１図において、１と２はラッチ、３はバッファ、４は
発振器、５と８はタイマ、７はカウンタ、６はインバー
タ、９はオアゲート、10はフリップフロップ、11はシス
テムクロック出力用バッファを示す。ラッチ１はファイ
ンタイムデータをプリセットするものであり、ラッチ２
はコースタイムデータをプリセットするものである。な
お、本発明では、100nsecの粗な時間分解能をもつタイ
ムデータをコース（粗）タイムデータ、10nsecの密な時
間分解能をもつタイムデータをファイン（密）タイムデ
ータというようにコース（粗）、ファイン（密）の語を
用いる。バッファ３はファインタイムデータをタイマ５
に取り込むためのものである。発振器４は、最小時間分
解能を決めるための例えば水晶発振器であり、時間分解
能を10nsecとする場合には100MHzの出力のものが用いら
れる。カウンタ７は、この100MHz入力を1/10に分周する
ものであり、タイマ５は、10nsecステップの時間を決め
るファインタイマ、タイマ８は、カウンタ７の出力を入
力するコースタイマである。フリップフロップ10は、タ
イムアウト出力をクロックに同期して１クロック分だけ
出力するためのものである。
発振器、５と８はタイマ、７はカウンタ、６はインバー
タ、９はオアゲート、10はフリップフロップ、11はシス
テムクロック出力用バッファを示す。ラッチ１はファイ
ンタイムデータをプリセットするものであり、ラッチ２
はコースタイムデータをプリセットするものである。な
お、本発明では、100nsecの粗な時間分解能をもつタイ
ムデータをコース（粗）タイムデータ、10nsecの密な時
間分解能をもつタイムデータをファイン（密）タイムデ
ータというようにコース（粗）、ファイン（密）の語を
用いる。バッファ３はファインタイムデータをタイマ５
に取り込むためのものである。発振器４は、最小時間分
解能を決めるための例えば水晶発振器であり、時間分解
能を10nsecとする場合には100MHzの出力のものが用いら
れる。カウンタ７は、この100MHz入力を1/10に分周する
ものであり、タイマ５は、10nsecステップの時間を決め
るファインタイマ、タイマ８は、カウンタ７の出力を入
力するコースタイマである。フリップフロップ10は、タ
イムアウト出力をクロックに同期して１クロック分だけ
出力するためのものである。
上記構成の基本的な考え方は、10nsecの時間分解能を有
する時間管理をするための方法として、もし、ファイン
タイムデータがプリセットされていなければ、第３図に
示すようにシステムクロックすなわちコースタイマ８の
入力クロック周期は固定であるが、ファインタイムデー
タがプリセットされているステートでは、第４図に示す
ように１クロックパルスについて（100＋10N）nsecのよ
うにファインタイムデータ分だけ周期を伸ばすことであ
る。ただし、Ｎは１〜９である。
する時間管理をするための方法として、もし、ファイン
タイムデータがプリセットされていなければ、第３図に
示すようにシステムクロックすなわちコースタイマ８の
入力クロック周期は固定であるが、ファインタイムデー
タがプリセットされているステートでは、第４図に示す
ように１クロックパルスについて（100＋10N）nsecのよ
うにファインタイムデータ分だけ周期を伸ばすことであ
る。ただし、Ｎは１〜９である。
次に動作を説明する。
パルスステートの時間を決めるファイン及びコースのタ
イムデータは、タイマ／カウンタが動作中に次のステー
トのタイムデータとして常にラッチ１、２にプリセット
されている。
イムデータは、タイマ／カウンタが動作中に次のステー
トのタイムデータとして常にラッチ１、２にプリセット
されている。
そこで、例えば第４図に示すようにファインタイムデー
タとしてＮ＝３がプリセットされたとすると、対応する
パルスステートが出力されると同時にタイムデータはフ
ァイン及びコースのタイマ５、８へロードされ計数が開
始される。この時、最初の計数パルス、すなわちタイマ
８の入力パルスの周期は130nsecとなり、第２の計数パ
ルス以降は100nsecとなる。このことによって、１つの
パルスステートは10nsecの時間分解能で設定することが
できる。
タとしてＮ＝３がプリセットされたとすると、対応する
パルスステートが出力されると同時にタイムデータはフ
ァイン及びコースのタイマ５、８へロードされ計数が開
始される。この時、最初の計数パルス、すなわちタイマ
８の入力パルスの周期は130nsecとなり、第２の計数パ
ルス以降は100nsecとなる。このことによって、１つの
パルスステートは10nsecの時間分解能で設定することが
できる。
計数パルス、すなわちシステムクロック及びタイマ８の
入力クロックの周期をファインタイムデータ分だけ伸ば
す場合には、ファインタイマ５が使用される。ファイン
タイマ５は、アップ／ダウンカウンタであるが、ここで
はダウンカウンタとして説明する。
入力クロックの周期をファインタイムデータ分だけ伸ば
す場合には、ファインタイマ５が使用される。ファイン
タイマ５は、アップ／ダウンカウンタであるが、ここで
はダウンカウンタとして説明する。
まず、ファインタイマ５のロードは、カウンタ７がゼロ
になった時、即ち100nsec毎に行われる。バッファ３の
アウトプットイネーブルがイネーブルの場合において、
ファインタイムデータがプリセットされていないとき、
即ちファインタイムデータ＝０のとき、或いはアウトプ
ットイネーブルがデスエーブルのときはタイマ５の入力
データはゼロとなる。
になった時、即ち100nsec毎に行われる。バッファ３の
アウトプットイネーブルがイネーブルの場合において、
ファインタイムデータがプリセットされていないとき、
即ちファインタイムデータ＝０のとき、或いはアウトプ
ットイネーブルがデスエーブルのときはタイマ５の入力
データはゼロとなる。
従って、この場合には、タイマ５のゼロ出力が常に論理
「１」になっているため、タイマ５自身はCE端子がデス
エーブルされて計数停止する。さらに、この信号は、イ
ンバータ６で反転されてカウンタ７を常にイネーブルに
する。従って100MHzを1/10に分周し、Q2端子から10MHz
のクロックを出力することになる。
「１」になっているため、タイマ５自身はCE端子がデス
エーブルされて計数停止する。さらに、この信号は、イ
ンバータ６で反転されてカウンタ７を常にイネーブルに
する。従って100MHzを1/10に分周し、Q2端子から10MHz
のクロックを出力することになる。
一方、ファインタイムデータは、プリセットされていて
バッファ３のOE端子がイネーブルであり、タイマ５のロ
ード信号が入力されると、プリセットデータがタイマ５
に取り込まれる。同時にタイマ５のゼロ出力はローにな
り、タイマ５自身は、CE端子がカウントイネーブルとな
り計数を開始する。同時にカウンタ７は、インバータ６
によってCE端子がディスエーブルとなるため計数を停止
する。タイマ５は、100MHzでダウンカウントするため、
（Ｎ×10）nsec経過してカウントデータがゼロになると
ゼロ出力が再び論理「１」になる。そうすると、タイマ
５をカウントディスエーブルにしカウンタ７を再びイネ
ーブルにする。即ち、ファインタイムデータがＮ＝１〜
９でファインタイマ５にロードされると、このデータ分
に相当するファインタイム分だけカウンタ７（1/10カウ
ンタ）はカウントを停止し、ファインタイマ５が計数終
了するとカウンタ７は計数を再開する。、すなわち、タ
イマ５が計数している間、カウンタ７は計数を停止し、
タイマ５が計数を停止するとカウンタ７が計数すること
になる。従って、カウンタ７のQ2出力には、タイマ５に
データ（Ｎ＝１〜９）がロードされたときだけそのデー
タ分の周期の延びが生ずることになる。
バッファ３のOE端子がイネーブルであり、タイマ５のロ
ード信号が入力されると、プリセットデータがタイマ５
に取り込まれる。同時にタイマ５のゼロ出力はローにな
り、タイマ５自身は、CE端子がカウントイネーブルとな
り計数を開始する。同時にカウンタ７は、インバータ６
によってCE端子がディスエーブルとなるため計数を停止
する。タイマ５は、100MHzでダウンカウントするため、
（Ｎ×10）nsec経過してカウントデータがゼロになると
ゼロ出力が再び論理「１」になる。そうすると、タイマ
５をカウントディスエーブルにしカウンタ７を再びイネ
ーブルにする。即ち、ファインタイムデータがＮ＝１〜
９でファインタイマ５にロードされると、このデータ分
に相当するファインタイム分だけカウンタ７（1/10カウ
ンタ）はカウントを停止し、ファインタイマ５が計数終
了するとカウンタ７は計数を再開する。、すなわち、タ
イマ５が計数している間、カウンタ７は計数を停止し、
タイマ５が計数を停止するとカウンタ７が計数すること
になる。従って、カウンタ７のQ2出力には、タイマ５に
データ（Ｎ＝１〜９）がロードされたときだけそのデー
タ分の周期の延びが生ずることになる。
以上のようにして生成されたクロックは、コースタイマ
８の計数クロックとなる。このクロックは、先に述べた
ように通常100nsecの周期であるが、ファインタイムデ
ータがセットされたときだけ周期に端数が生ずる。
８の計数クロックとなる。このクロックは、先に述べた
ように通常100nsecの周期であるが、ファインタイムデ
ータがセットされたときだけ周期に端数が生ずる。
タイマ８は、ロードされたデータを計数終了すると、ゼ
ロ出力が論理「１」になり、フリップフロップ10のＱ出
力を「１」にする。このＱ出力は、次のクロックの立ち
上がりで「０」に戻る。このＱ出力がタイムアウト信号
であり、パルスステートの区切りを示す信号となる。
ロ出力が論理「１」になり、フリップフロップ10のＱ出
力を「１」にする。このＱ出力は、次のクロックの立ち
上がりで「０」に戻る。このＱ出力がタイムアウト信号
であり、パルスステートの区切りを示す信号となる。
従って、タイマ８の入力クロック周期に端数を持たせる
と、その時のタイムアウト間隔、即ちパルスステート時
間に直接端数時間を持たせることができる。このことに
よってステート時間を10nsecの時間分解能で設定可能と
なる。
と、その時のタイムアウト間隔、即ちパルスステート時
間に直接端数時間を持たせることができる。このことに
よってステート時間を10nsecの時間分解能で設定可能と
なる。
なお、ラッチ１、２に次のステートのタイムデータをプ
リセットするタイミングは、フリップフロップ10のＱ出
力であるタイムアウト信号と同期がとれている必要があ
る。従って、コースタイマ８の入力クロックは、マイク
ロプログラムシーケンサー等のシステムクロックとして
も使用される。
リセットするタイミングは、フリップフロップ10のＱ出
力であるタイムアウト信号と同期がとれている必要があ
る。従って、コースタイマ８の入力クロックは、マイク
ロプログラムシーケンサー等のシステムクロックとして
も使用される。
以上の説明から明らかなように、本発明によれば、ファ
インタイマを用い、ファインタイムデータをロードした
ときのみカウンタの計数を一時停止して周期の端数をも
つクロックをつくり、それをコースタイマの計数クロッ
クとすることができるので、簡素な回路構成により１つ
のパルスステート時間を高い時間分解能で設定できるよ
うになる。
インタイマを用い、ファインタイムデータをロードした
ときのみカウンタの計数を一時停止して周期の端数をも
つクロックをつくり、それをコースタイマの計数クロッ
クとすることができるので、簡素な回路構成により１つ
のパルスステート時間を高い時間分解能で設定できるよ
うになる。
第１図は本発明に係るNMRにおけるパルスプログラマー
の基準クロック発生回路の１実施例を示す図、第２図は
NMRにおけるパルスプログラマーの基準クロック発生回
路の従来例を示す図、第３図及び第４図は第１図に示す
基準クロック発生回路の動作を説明するための信号波形
図である。 １と２……ラッチ、３……バッファ、４……発振器、５
と８……タイマ、７……カウンタ、６……インバータ、
９……オアゲート、10……フリップフロップ、11……シ
ステムクロック出力用バッファ。
の基準クロック発生回路の１実施例を示す図、第２図は
NMRにおけるパルスプログラマーの基準クロック発生回
路の従来例を示す図、第３図及び第４図は第１図に示す
基準クロック発生回路の動作を説明するための信号波形
図である。 １と２……ラッチ、３……バッファ、４……発振器、５
と８……タイマ、７……カウンタ、６……インバータ、
９……オアゲート、10……フリップフロップ、11……シ
ステムクロック出力用バッファ。
Claims (1)
- 【請求項１】基準クロックを発生する発振器と、該基準
クロックを入力して計数しタイムアウト信号を出力する
ファインタイマと、該タイムアウト信号によりカウント
動作を制御し前記基準クロックを入力して前記基準クロ
ックを固定周期で分周するクロックカウンタと、該クロ
ックカウンタの分周出力を入力して計数しタイムアウト
信号を出力するコースタイマと、前記ファインタイマ及
びコースタイマにロードするファインタイムデータ及び
コースタイムデータを保持するラッチ回路とを備え、フ
ァインタイムデータ及びコースタイムデータをそれぞれ
ファインタイマ及びコースタイマにロードし、ファイン
タイムデータに応じて前記タイムアウト信号の周期を変
え、１つのパルスステート時間をファインタイマによる
時間分解能で設定できるように構成したことを特徴とす
るNMRにおけるパルスプログラマーの基準クロック発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211064A JPH0691439B2 (ja) | 1987-08-25 | 1987-08-25 | Ｎｍｒにおけるパルスプログラマ−の基準クロック発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62211064A JPH0691439B2 (ja) | 1987-08-25 | 1987-08-25 | Ｎｍｒにおけるパルスプログラマ−の基準クロック発生回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6454810A JPS6454810A (en) | 1989-03-02 |
| JPH0691439B2 true JPH0691439B2 (ja) | 1994-11-14 |
Family
ID=16599801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62211064A Expired - Fee Related JPH0691439B2 (ja) | 1987-08-25 | 1987-08-25 | Ｎｍｒにおけるパルスプログラマ−の基準クロック発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0691439B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5233457A (en) * | 1975-09-10 | 1977-03-14 | Seikosha Co Ltd | Pulse generating unit |
-
1987
- 1987-08-25 JP JP62211064A patent/JPH0691439B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6454810A (en) | 1989-03-02 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |