TW533680B - Semiconductor device - Google Patents

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533680 案號 901131 lg

五、發明說明（1) 【發明背景 1.發明之領域 本發明係關於一種半導體裝置，特別關於—種半導體 裝置設置有一記憶電路、一感測放大器、及一用於設定感 測放大器之啟動週期並且在不利用外部電路的棒二二 J丨月况下係可 輸出具有寬的脈衝寬度之延遲輸出信號的延遲電路部。 2 ·相關技術之描述

半導體記憶裝置係由記憶電路所構成，而該記情、電路 係由半導體、感測放大器、及延遲電路部所組成°。=從2 憶電路讀取資料時，係必須配合半導體裝置的特性^格 而適時地啟動該感測放大器，且該感測放大器的運作係^ 該延遲電路部的輸出信號所控制。而該輸出信號的寬度 (一個脈衝寬度）係由該延遲電路部所決定。係列舉二下 之用於決定該延遲電路部之輸出脈衝寬度的方法。 (i )增加或減少延遲元件的階數。 (ii)採用缺乏型（缺乏 晶體，且源極及沒極的電位係 地連接於信號線，且設有閘極 或減小。

電谷型電晶體）的N通道電 為接地電位，而閘極則分別 電容器之電晶體尺寸係增大 一般係為50ns至100ns， 會需要200ns至1 ms之較寬 雖然該延遲電路的脈衝寬度 但疋由於產品之規格，所以偶爾 的脈衝寬度。 圖1係顯示揭露於日本公開 專利公報第1 1 -220 365號之

$ 5頁 ^33680 月 曰 修正 ΛΜ 901131^ 五、發明說明（2) 1知半導體裝置中該脈衝寬度係可藉由計數器加以調 比二半2導係由產生預期值之電路7。、計數器71、 延遲控制電路73、延遲線74、及反相器75所構 期内ΐί if期值之電路70係在輸入時序信號16的每-週 序信號17的脈衝信號數目，且該ί :71:'计數軚出日守序信號17的脈衝數目。而 輸出之預期值。該延遲控G路期值之電：70所 提供之資訊而控制延遲的數值延遲1比車:裔72所 ^電=73所k供之複數之控制信觸而改變該延遲的數 值。而該延遲線74與該反相器75係構成環形振蘯器。 其次，係說明如圖1所示之構造的運作。咳 m輸入時序信號16的一個週期内計數該輸出時序-信號 數目。而該產生預期值之電路7。係在該 =旒16的一個週期内產生輸出時序信號丨7之理想的計數資 料’並將其當作該預期值而輸入到該比較器72。舉例而、 ;，的二出時序信號1 7係期望由32kHz的輸入時序 戒1 6而侍之f月況下，則在二進制資料中 期值，其中1 0 00係從下列關係中獲得： 王uuu I頂 (1/32000 ) / (1/32000000 }'=1〇〇〇 ^匕較器72係在該輸入時序信號16的每一週期内比較該計 數器71的計數資料與該產生預期值之電路7〇所產生的預期

533680 案號 90113112 五、發明說明（3) 月 Θ 修正 Γ - ： ： Γ Γ值ί大時’則該比較器72係輸出down信號， ^預期值較小時，則為up信號。當預期值等於計數資料 ^則爾N及UP兩信號皆不輸出。％當該比較器72比 較4，則該計數器7〗係立刻復歸’且下一係 二==電路73則依據由該比較器72所產生之UP或 DOWW號俾輸^個用於控制該延遲線7 遲控制信號Sd。 τ π 1、 所於:°亥比，态72係輸出υρ信號時，則該延遲控制電路73 斤輸：之延遲控制信號Sd中，狀態”"之信號數目係增加 ，因此該壞形振盪器之輸出時序信號17的頻率係降低。 ，在該輸人時序信號16的下-週期内所進行的比較 该5十數器71的計數貧料係變成小於前-週期的計數f =。而一旦在該比較器72比較時，預期值係小於該計數哭 71的计數育料的話，則UP信號係再次輸出且在 控制信號Sd中之狀態M”的信號數目係又增加i。一旦 此程序，則最終預期值係與該計數器71的計數資料二致。 ” ί二=二該比較器72比較時，預期值係大於 =汁數為71的汁數貝料的話，則該比較器72係輪出㈧wN信 就。而當輸出DOWN信號時，則該環形振盡器的輪出時序‘ 號頻率係一藉由將延遲控制信號Sd中之狀態"Γ,的信號數目σ ，而升间所以，與下一週期的該輸入時序信號1 6比較 ί技該計數器71的計數資料係變成大於前一週期中之計數 ::十數!交器72中再次比較的結果仍是預期值大於 忒计數裔71的叶數貨料時，則D〇WN信號係又輸出，且延遲 533680 _ 案號 9011311? 修正

"的信號數目係又減i。_ 預期值係與該計數器的計數資料一 五、發明說明（4) 控制信號Sd中之狀態|，i 程序，則在短時間内， 致。 ::導體裝置中，料序信號係由 $路部係基於外部時序信號而運 内部時序信號但不需要外部時 =必須提供外部時序信號至半^ 置的設計。 據使用者規袼產生具有丨ms寬度的 構成延遲元件之電晶體數目係變成 之1 〇倍以上，因此係擴大了晶片的 然而，在前述之習 外界所提供，且該延遲 作。gp，即使在必需要 號的半導體裝置中，卻 裝置，而限制半導體裝 此外，一旦必須依 較寬之脈衝時5則用於 普通半導體裝置所使用 面積。 【發明的綜合說明】 、因此，本發明之一目的係提供一種半導體裝置，其中 延遲輸出#唬或脈衝信號係不利用外部時序信號而輸出， 且即使需要相當寬的脈衝，則產生脈衝之電路係可在不姆 加電路大小的情況下構成。 曰 依據本發明之第一特徵，該半導體裝置係包含：—計 數器，係從一觸發信號開始並延續一預定時間之期間内輪 出複數之脈衝信號，且依據藉由處理該複數之脈衝信號: 得之組合的信號而產生用於決定一延遲輸出信號之結束的 一信號；及一延遲電路，係依據從該計數器與該觸發信號 而輸入之該複數之脈衝信號，俾輪出用於計數該計數器之

533680 案號 90113112 五、發明說明（5) 計數信號等。 依據前述之構造，當該延遲電路輪出之該計數信號等 係輸入到該計數器時，則該計數器係不僅輸出用於決定該 延遲輸出信號之結束的該脈衝信號，且輪出用於設定該延 遲時間的該複數之脈衝信號。而該計數器所輸出之該複數 之脈衝信號係被當作用於設定該延遲時間之信號而輸入到 該延遲電路，.俾產生該計數信號 間之該脈衝信號係產生於内部， 序信號，並免於設計上之限制。 之脈衝信號係可在不增加該延遲 生，因此晶片之面積俾不增大。 。由於用於設定該延遲時 所以不需從計數側提供時 此外’因為具有期望寬度 元件等之數目的情況下產 計數 輸出 信號 一組 生用 该延 該觸 脈衝係輪 之脈 依據本發明之第二特徵 器，係從一觸發信號開 第一複數之脈衝信號， 而產生第一組合的信號 步地輸 出信號 處理該 合的信號 於決定一 遲輪出信 遲電路， 發信號所 信號等而 依據前述 入到該第 衝信號及 始並延續 且藉由處 等；第二 出第二複 之結束的 第二複數 分別由該 等而同 延遲輸 號係由 係依據同步於 輸出之該第一及第二複 輸出用 體裝置係包含：第一 一預定時間 理該第一複 計數器，係 數之脈衝信 第—組合"的 之脈衝信號 第一及第二 於計數 ，當該 器時’ 用於計數該第 之構造 一計數 數之脈衝信 該第一計數器之計數 延遲電路輸出之該計 計數器係輸 之信號等。 則該第一 二計數器 之期間内 數之脈衝 隨著該第 號，且產 信號，而 而得；及 計數器與 號之輸入 信號等。 數信號等 出該複數 而該第二

533680 修正 年 五、發明說明（6) 、. 計數器係輸出用於設定該延遲時n … 夂了間之該複數之脈衝信 號’，及用於決定該延遲輸出信號 號。該第一及第二計數器等所輪ψ 衡1〇 于吓哥出之複數之脈衝信號#祜 當作用於設定該延遲時間之該脈衝二I就係被 路，俾耩以產生該計數信號等。由 — 逼 田於用於设定該延遲時間 之該脈衝信號等係產生於内冑，所以不需從外界提供時序 信號’亚免於設計上之限制。此外，因為具有期望寬产之 脈衝信號係可在不增加該延遲元件等之數目的情況^ 生，因此晶片之面積俾不增大。 【較佳實施例之詳細說明】 以下，參見附圖說明本發明之各實施例。 [第一較佳實施例.] 圖2係顯示依據本發明之第一較佳實施例的半導體 置。於此，Μ顯示其延遲電路部，而省略該半導艘/

其它部分C 該延遲電路部係由產生單一脈衝之電路i、NAND電路 2、反相器3、延遲電路4、計數器5、及正反器6所構成。 延遲的產生脈衝之觸發信號（觸發）DPT係輸入到該正反 器6及該NAND電路2中。而該產生單一脈衝之電路j之輸出 端子係與該NAND電路2之一輸入端子連接。該NMD電路2之 輸出則經由該反相器3而與該延遲電路4連接。 路4之輸出信號則當作計數信號（計數）2 3輸入到/該計數 器5中。 。 當該計數器5計數時，則該計數器5係輸出相對於複數

第10頁 533680 ---.... 年月曰 修正 五、發明說明（7) 之脈衝1爲的中間之進位信號（進位丨、2、3 )，及最終 之進位俏唬（=束進位）2丨。而該中間之進位信號等2 〇係 輸入到该產生單一脈衝之電路1中，且該最終之進位信號 21係輸入到該正反器6。則該產生單一脈衝之電路1係輸出 ，脈衝，而該脈衝被輸入至該“肋電路2並經由該反相器3 輸入至延遲電路4中。而該正反器6係由該延遲的產生脈衝 之觸發信號DPT (S〜bar，註··請貼上如圖2所示之符號） 所設，，亚由該最終之進位信號21加以復歸（R —ba『， 註：請貼上如圖2所示之符號）。因此，係構成一脈衝， 立係產t 一輸出脈衝信號17。所以，從延遲電路4輸出之 該脈衝寬度係成為期望的值。 二人、如圖2所示之構造的運作係概述如下。 g Γ 產生脈衝之觸發信號DPT係經由該1^^電路2及 Ξ輪Λ到該延遲電路4中。而該延遲電路4係藉 D 1 W Α上升而增加該脈衝之寬度。且自該延遲電 路4輸叫之脈衝作_你址挺| ^ , Α 、乜虎像被k供至该叶數器5並被計數。而該 二# : \之出信號則當作該中間之進位信號等20被提供 作^稽於:衝之電路1。此外，該最終之進位信號21係當 號而被提供至該正反器6。當該中間之進位信 =r节二兩入到該產生單一脈衝之電路1時，則每當該輸 ΐΐί二上升時，該產生單一脈衝之電路1係產生一脈衝 G / 耳位準），且該脈衝信號係經由該NAND電路2及該 征::4再回到該延遲電路4中。此外，該正反器6係由該 I遲產生脈衝之觸發信號DPT所設定，並由該計數器5所提

第11頁 533680 ^寒號9_Ι12 车月日 修正 五、發明說明⑻ : 供的最終之進位信號21加以復歸，而構成該脈衝。 圖3係詳細地顯示如圖2所示之半導體裝置。 該產生單一脈衝之電路1係由單一脈衝產生器等丨i、 1 2、1 3、及NAND閘1 4、及反相器1 5所構成。而該單一脈衝 產生器等11、1 2、1 3則係分別地被提供以該中間之進位信 號等（進位0、1、2 ) 20。且該延遲電路4係由延遲構件41 所錐成，且該NAND電路2及該反相器3係介設於該產生單一 脈衡之電路1與該延遲電路4之間。而該延遲構件41係由適 合構成為IC電路的電晶體型之延遲元件等所構成。 計數器5係由被提供以該計數信號（計數）23之NAND 電路5 1、用於反相該NAND電路5 1的輸出信號之反相器5 3、 用於反相延遲元件52的輸出信號之反相器54、甩於反相該 反相器5 4的輸出信號之反相器5 5、用於反相該反相器5 5的 輸出信號之反相器56、閂鎖電路57a至57d、及被提供以該 閂鎖電路5 7d與讓反相器54的輸出信號等之〇R電路5 8所構 成。其中該問鎖電路5 7a係被提供以該反相器5 6與該反相 器5 3的輸出彳§號等’及該問鎖電路5 7b係被提供以該問鎖 電路5 7 a與該反相器5 3的輸出信號等，及該閂鎖電路5 7 c係 被提供以該閂鎖電路5 7b與該反相器53的輸出信號等，及 該閂鎖電路57d係被提供以該閂鎖電路57c與該反相器53的 輸出信號等。此外，該正反器6係由該N A N D電路6 1及6 2所 構成。 圖3中，於該延遲的產生脈衝之觸發信號dpt係經由該 NAND電路2及該反相器3而輸入到該延遲電路4時，則復歸

第12頁 533680 產號 90113112 修正 日 五、發明說明（9) t ^虎1 9认係輪入到各個問鎖電路，即57a至57(1中。該延遲電 外#之^4出信號（計數）23則被當作計數信號而輸入到該 计1 ^ 5的反相器53。而該中間之進位信號等〈進位〇、 2 0則分別地輸入到該產生單—脈衝之電 輯生器等U、i2、13。且每當進位0+2: = 二 得之it、为別地產生輪出信號等，且經由NAND電路14而獲 ^般係一/：^ f等係如同該延遲的產生脈衝之信號 電路4。〜、屋 D電路2及該反相器3而輸入到該延遲 為持續運^ 中，制鎖電路等57a至5以係 中之閃鎖電路等的;統係如此般建構時，則該用於其 獲得複數種之延遲:二：ί1到任-者，因此係可 般建構該系統俾使該此況下，係必須如此 之輸入電路的邏輯作σ = &脈衝之電路1的NAND電路1 4 數目無關的需求。σ 與該可選擇的問鎖電路等的 圖4係顯示依擔士 置之各個部分的&本。發明之第一較佳實施例的半導體裝 至圖4之說明。卜而5亥半導體裝置的運作係參見圖2 當該延遲產斗 ， 換成低邏輯位準^脈衝f觸發信號DPT係從高邏輯位準變 衝（延遲脈衝）i 7二f正反器6係被設定’且組合的脈 (結束進位）21係；：出動。而當該最終之進位信號 係攸低邏輯位準變換成高邏輯位準時，則

第13頁 533680 案號 90113112 五、發明說明（10)

。亥正反器6係被複歸’且該輸出信號1 7係截止。而當該進 位信號等（進位0、丨、2 ) 2 0之一係從低邏輯位準變換成 高邏輯位準時，則該產生單一脈衝之電路1係輸出一具有 狹小寬度單一脈衝）之脈衝。該延遲電路4係依據&該 產生單一脈衝之電路1所輸入之單一脈衝信號而運作。具 體而言，當 '單一脈衝信號係從高邏輯位準變換成低邏輯位 準時，則該延遲電路4係不會延遲該輸入信號，而僅當單 一脈衝信號係從低邏輯位準變換成高邏輯位準時，則才會 延遲該輸入信號。因此，被整形成期望的脈衝寬度之該言^ 數信號（計數）2 3係從該延遲電路4輸出。 於該計數器5中，當該復歸信號丨9係經由該延遲元件 52及該反相器等54、55及56而輸入時，則該閂鎖電路等 5 7a至5 7d係被復歸。而當該閂鎖電路等57a至57d係被復歸 時，則該中間（進祭信號等（進位〇、i、2 ) 2〇與該最終 之進位信號2 1係同時·地被復歸成低邏輯位準。其次，當該 计數k號（計數）2 3從低邏輯位準變換成高邏輯位準時， 則因該閃鎖電路57a係擷取一在高邏輯位準的信號，所以 忒中間之化唬等2 0中之進位〇係從低邏輯位準變換成高邏 輯位準。而當在計數進行中且該計數信號（計數）23係從 低邏輯位準變換成高邏輯位準時，則因為該問鎖電路57b 係擷取一在高邏輯位準的信號，所以該中間之進位信號等 2 0中之進位1係從低邏輯位準變換成高邏輯位準。而當該 什數^重複日令，則雄最終之進位信號2丨係從低邏輯位準變 換成高邏輯位準。由於該最終之進位信號2丨係強加到該正

第14頁 5336S0 案號9〇mn? 年 月 日 修正 五、發明說明(11). 反器6 ’所以該正反器6係輪出延遲脈衝（該輸出信號J 7 )° [第二較佳實施例] 圖5係顯示本發明之第二較佳實施例。 此實施例中，却圖3所示之該延遲電路4的延遲構件4 i 係由電阻型46的莩遲f路所取代。如圖5所示，該電阻型 46的延遲電路係由反相器等42a、42b、42c、42d、及串聯 之電阻 _43a、43b、43c、43d、43e、43f、43g、及用於 接在相鄰的電阻之間與最終之電阻的輸出端部之連接點等 的缺乏電容型電晶體等44a、44b、44c、44d、44e、44f、 44g、44h、及N型MOS電晶體等45a、45b、45c所構成。 該反相器4 2 a係反相輸入信號（該反相器3的輸出）， 而該反相器42 b係反相該反相器42a的輸出信號。該缺乏電 容型電晶體等44a至44h的閘極等係分別地接到該電阻等 4 3a至43g的輪出端部等，而其源極等汲極等則係分別地接 在一起且僅接到接地端。在前述之電路中，該缺乏電容型 電晶體等44a至44h係分別地構成RC積分器的電容元件 而該N型M0S電晶體45a的汲極與源極則係分別地連接到铉 電阻43d的輸出端部與接地端，且其閘極係連接 = =輸出端子。且在其等之没極與源極係分別 及，、專之閘極係通常地連接到該反相器42a的輸出# 況下，則該Ν型M0S電晶體等45b、4 5c係介設於該電而^ 的輸出端部與接地端之間。而在該電阻43g的輸出 = 信號係經由該反相器等42c、42d而取得，並將i / mu 第15頁 533680 修正 月 曰 _j 號—90113112 五、發明說明（12) 言^，器5。當前述之電堡等從低邏輯位準變換成高 準％々，則該N型M0S電晶體等453、45b、45c係用以位 汲極等與該源極等之間的電塵失真及因其上升特免該 二^;之電路中，積分器的階^^ 可選擇之。數係可依據期望之脈衝（延遲時間）的寬^ 吝，5所不之電路中，因為該反相器4礼 產生早一脈衝之電路丨的鈐 荆印彳口號（该 分器所延遲，戶斤地由該7階段之此積 該電阻43"輪出二f:大成期望之脈衝寬度的信號係從 45a、45b、4心，二^輪出。而由於該N型M0S電晶體等 係可改善該信於·;;輸入信號之上升時間時即啟動，因此 電路中之電晶體%“係依據圖5所示之構造，由於用於該 脈衝產生器的數曰，、'、於其由該電晶體等所構成之延遲 延遲脈衝。’因此係可獲得其極不相依於該電壓之 [第三較佺實施例], 圖6係顯示本發明二 — 6中相同的炱老|〜 弟二較佳貫施例。由於與圖2及圖 此將省略重福句明子之構造的元件係具有相同的功能，因 造中，所以二浐。，因為計數器係加至如圖2所示之構 數目下，吝φ灵也&之特徵係可在不增加該延遲元件等的 如圖^二大寬度之脈衝。 加產生單一 rr 1 —較佳貫施例係由如圖2所示之電路增 最終之及計數器7所構成。該計數器5的 彳。旒（結束進位1 ) 21係輸入到該第二計數器 第16頁 533680 -案號 9011311?,_争 月曰一-^--- 五、發明說明（13) 7，且該計數器7的最終之進位信號（結束進位2 ) 22係被 提供至該正反器6。此外，中間之進位信號等（進位3、 4、5 ) 2 4係如同該計數器5的中間之進位信號專2 0般被提 供至該產生單一脈衝之電路1。而該計數器7係由外界所提 供之復歸信號1 9加以復歸。該計數器5則由該該計數器5所 輸出的最終之進位信號2丨加以復歸，即該計數器5係由本 身復歸之。 圖7係說明如圖6所示之半導體裝置的運作。而第三較 佳實施例的運作係參見圖6及圖7之說明。 當該延遲產生脈衝之觸發信號DPT係從高邏輯位準變 換成低邏輯位準時，則該正反器6係被設定。而在該正反 為6被設定時，該組合的脈衝（延遲脈衝），即該輸出信 就1 7的輸出係啟動。此外，於該最終之進位信號（結束進 位2 ) 2 2彳文低邏輯位準變換成高邏輯位準時，該正反器6係 被復歸’且該輸出信號1 7係同時地截止。 、。當該中間之進位信號等（進位〇、1、2 ) 20之一從低 邏，輯位準變換成高邏輯位準時，則該產生單一脈衝之電路 \係輸出一具有狹小寬度（單一脈衝）的脈衝。而該延遲 ==4係依據從該產生單一脈衝之電路丨所輸入的單一脈衝 =二Ϊ 7。具體而言，當單一脈衝信號從高邏輯位準變 妒市位準時，該延遲電路4並不會延遲該輸入信 =，早一脈衝信號從低邏輯位準變換成高邏輯位準 二輸出輸人信號。依前述之程序，該延遲電路4 ’、剧 八功望之脈衝寬度之該計數信號（計數）2 3。

533680 牛 曰 修正 案號 90113112 五、發明說明（14) 占當該復歸信號！9輸入時，則該計數器5係被 =中間之進位信號等（進位〇、丨、2)2〇及該最終之t ^旎2 1係同時地從咼邏輯位準變換成低邏輯位準。鈇 言十數信號（計數）23從該延遲電路4輸入到該計數 W時，則談中間之進位信號等（進位〇、1、 數 地輸出，且該信號等係輸入到產生單— Ί繼 =終之進位信號（結束進位1)21係在該巾間之進= =ί進位0、卜2)，20從高邏輯位準變換成低邏輯“ ^進位1)21係被當作產纟單—脈衝之電路8的歸古(-其強加到該計數器7，並被當作該計數器7的計數信號破 9於該計數器7干，中間之進位信號等（進位3、4 24係隨t該最終之進位信號等21的上升而同步地相繼產） 生，亚被提供至該產生單一脈衝之電路1。此外，兮 之進位信號（結.束進位2 ) 22係隨著其計數而由該；數： 问時地產生，並輸人到該正反器6的復歸端子。因此，^ 該延遲產生脈衝之觸發信號DPT降下的第一時間點延至^ δ亥最終之進位信號22從低邏輯位準變換成高邏輯位 二時=點而來之寬的組合之脈衝（該輸出信號17 )係 正反器6輸出。從圖7可知，因為該中間之進位辇= 位3、4、5) 24係依據該計數器5的最終之進位笨 由該計數器7所產生，且脈衝寬度較大於由單數4器而 產生之脈衝係可在不增加該延遲元件等的數目之情況1下獲

第18頁 533680 曰 中，因為 的計數信 對於該第 案號 90Π3112 五、發明說明（15) 如上所述，依據本發 用於設定延遲時間基本資 延遲輸出信號之結束的單 遲電路所輸出之計數信號 供時序信號，且免於有設 要增加用於實現一期望之 以晶片的面積不會擴大。 依據本發贺的其它半 f二計數器，且從該延遲 第一計數器，而該第一計 及用於&十數該第二計數器 仏就，且該第二計數器係 決定延遲輸出信號之結束 衝信號，所以並不需從外 的限帝J。因此，由於並不 寬度之延遲元件的數目， 以上所述者5僅為了 例，而並非將本發明狹義 發明所做的任何變更而不 申請專利之範圍。 修_ 明之半導體裝置中，因為 料的複數之脈衝信號及用 一脈衝信號係由計數器基 等所產生’所以並不需從 計上的限制。因此，由於 脈衝寬度之延遲元件的數 導體裝置 電路輸出 數器係相 之脈衝信號等而輸 相對於該第二進位 衝信號而 序信號且 用於實現 的面積不 說明本發 該較佳實 之精神者 被當作 於決定 於從延 外界提 並不需 目，所 第一及 入到該 信號等 之脈衝 及用於 數之脈 設計上 之脈衝 〇 佳實施 凡依本 本發明 係設置 號係輸 一進位 出複數 信號等 輸出複 免於有 一期望 會擴大 明之較 施例。 ，皆屬 的單一脈 界提供時 需要增加 所以晶片 用於方便 地限制於 脫本發明

第19頁 533680 圖式簡單說明^^^U31U --—^——a_ϋ 示習知半導體裝置之構造的方塊圖。

置之^示依據本發明之第一較.佳實施例的半導體壯 置之主要部份的構造之方塊圖。 干導體I ==示如圖2所示之半導體裝置的詳細構造。 置之：個部T二象二明之第1 1刀連作的時序圖。 之電i圖:。、丁依據本發明之第二較佳實施例的延遲電路 置之ί6要係部1 不^ /知的構造之方塊圖。 置之[Τα不依據本發明之第三較佳實施例的半導體裝 i之各個部分運作的時序圖。 【符號說明】 11 14 15 16 17 19 2 0 21 23 8 產生單一脈衝之電路 12，13單一脈衝產生器 2 ’ 51 ’ 61 ’ 62 NAND 問（NAND 雷攸 λ 3，53，54，55，56，75 反相器电路） 輸入時序信號 輸出時序信號（輸出信號） 復歸信號 24中間之進位信號等 2 2最終之進位信號 計數信號

第20頁 533680 _ 案號90113Π2_年月日_«_ 圖式簡單說明 4 延遲電路 4 1 延遲構件 42a，42b，42c，42d 反相器 43a ， 43b ，43c，43d ，43e ，43f ，43g 電阻 44a，4 4b j 4 4c，44d，44e，44f，44g，44h 缺乏電容型 電晶體 45a，45b，45c N 型MOS 電晶體 46 電阻型延遲電路 5，7 ，71 計數器 52 延遲元件 57a，57b，57c，57d 閃鎖電路 58 OR閘（OR電路） 6 正反器 70 產生預期值之電路 72 比較器 73 延遲控制電路 7 4 延遲線 DPT 延遲的產生脈衝之觸發信號

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Claims (1)

1. 533680

   … 種半導體骏置，包含： 1年/， A 曰

   器，係從一觸發信號開始並延續一 期間數之脈衝信號，且依據藉由處理該複數：ί 衝枱唬侍級合的信號而產生用於決定一延遲輪 4 之詰束的一信號；及 韪翰出k號 二=遲電路，係依據從該計數器與該觸發信號而 之該祓數之脈衝信號，俾輸出用於計數該計數器之』 號等。 叫数1吕 2. 如申請專利範圍第i項之半導體裝置，其中： 該計數器係連接於： 一正反态電路，.係藉由該觸發信號所設定並由 器所輸出之該組合的信號加以復歸而產生一輸出作^δ十j fif單一脈衝之電路，係隨著該計數器輪出‘福i 之脈衝唬而同步地產生狹小之脈衝信號等，且=公數 供到該延遲電路。 竹具等提 3.如申請專利範圍第2項之半導體裝置，其中： 。亥计數器係設置有串聯的複數之閂鎖電路， j =開始並同步於該延遲電路所提供之 =觸 巧，輸出該複數之脈衝信號，其中： 4旎荨而 該複數之閃鎖電路的數目係依據該延遲 了間而決定。 电略之一延遲

   533680 _案號90113112 _年月曰 修正_ 六、申請專利範圍 4. 如申請專利範圍第1項之半導體裝置，其中 該延遲電路係包含一電晶體型或一電阻型的複數之延 遲元件。 5. 如申請專利範圍第4項之半導體裝置，其中： 該電阻型的該複數之延遲元件係由下列元件所構成： 複數之電阻等，係彼此串聯並介設於該複數之延遲元 件的輸入與輸出端子之間； 複數之缺乏電容型電晶體等，係分別地介設於該複數 之電阻的輸出端部與一接地端之間；及 複數之電晶體，係介設於一或多個連接點、及該複數 之電阻之一端子端部、及該接地端之間，並依據強加到該 複數之電阻的該輸入端部之一輸入信號而啟動/截止。 6. —種半導體裝置，包含： 第一計數器，係從一觸發信號開始並延續一預定時間 之期間内輸出第一複數之脈衝信號，且藉由處理該第一複 數之脈衝信號而產生第一組合的信號等； 第二計數器，係隨著該第一組合的信號等而同步地輸 出第二複數之脈衝信號，且產生用於決定一延遲輸出信號 之結束的第二組合的信號，而該延遲輸出信號係由處理該 第二複數之脈衝信號而得；及 一延遲電路，係依據同步於分別由該第一及第二計數 器與該觸發信號所輸出之該第一及第二複數之脈衝信號之

   第23頁 六、申請專利範圍 一 修正 曰 月 輸入脈衝信號尊 等。 、而輪出用於計數該第一計數器之計數作號 7.如申請專利範圍 該第-舛叙圍弟6項之半導體裝置’其中： 一叶數器係連接於： 計數器所輪出之！ί二猎由該觸發信號所設定並由該第二 信號；及 w弟一組合的信號加以復歸而產生—輪出 二計數iiim路’係同步於分別由該第-及第 狹小的脈衝信號在該延遲電路上。 f而強加 8 ·如申了專利範圍第6項之半導體裝置，其中： ^ 該f 一計數器係設置有串聯的複數之閂鎖電路，係 j觸，彳δ號開始並同步於該延遲電路所提供之該計數信號 等而分別地輸出該第一複數之脈衝信號，其中·· ；U 該複數之閂鎖電路的數目係依據該延遲電路之一 時間而決定。 ^

   〕·如申請專利範圍第6項之半導體裝置，其中： 該第二計數器係設置有串聯的複數之閂鎖電路，係從 該觸發信號開始並同步於該第一計數器所提供之該第一組 合的信號等而分別地輸出該第二複數之脈衝信號，其中： 該複數之閂鎖電路的數目係依據該第一組合的信號等

   第24頁 修正 曰 tm 9(m^2 六、申請專利範圍 之週期而決定。 10·如申請專利範圍 該延遲電路係員之半導體裝置，其中： 遲元件。 匕各一電晶體型或一電阻型的複數之延 11 ·如^申請專利範圍第丨〇項之半導體裝置，其中： ，電阻型的該複數之延遲元件係由下列元件所構成： 複數之電阻，係彼此串聯並介設於 的輸入與輸出端子等之間； <之遲凡件 複數之缺乏電容型電晶體，係分別地介設於該 電阻的輸出端部與一接地端之間；及 之電ίϋ”體’係介設於—或多個連接點、及該複數 之電阻專之一碥子端部、及該接地端之 旻數 該複數之電阻的該輸入端部之一輸入信號而啟以：到 第25頁