JPS58137325A - パルス遅延装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はパルス遅延装置に関するもので、シフトレジス
タを用いることなく特に長い遅延時間を得ることのでき
るパルス遅延装置を提供することを目的とする。

パルスを遅延させたい場合、従来においてはパルス遅延
線を用いたり、またクロックによってパルスをシフトさ
せる方法などが使用されていた。

後者は、たとえば第１図に示すようにシフトレジスタを
複数備え、入力端子１よりシフトレジスタ２に加わった
第２図すのパルスを、クロック発生器６からのクロック
ａによって後段のシフトレジスタ３＋　　４１　５ヘシ
フトして最終段の出力に遅延したパルスを得る方法であ
る。ここで７は出力端子を示す。しかるにこの手段は、
遅延時間を長く゛とシたい場合には多数のシフトレジス
タが必要となシ、クロックの周期に対して極端に長い遅
延時間を得ることは実用上困難である。

本発明は上記従来の欠点を除去するもので、シフトレジ
スタを使用することなく、長い遅延時間が得られるよう
にしたものである。以下その一実施例を第３図〜第６図
を用いて説明する。

第３図は第１の実施例を示すもので、８はゲート回路、
９は遅延時間を決める単安定マルチバイブレータ、１０
はゲート回路８の出力をカウントするカウンタ、１１は
単安定マルチバイブレータ９の出力の立下がシ部分でセ
ットされ、比較器１３の出力でリセットされるフリップ
フロップ回路、１２はクロック発生器６からの出力をカ
ウントするカウンタ、１４は単安定マルチバイブ・レー
タ９の出力の立下がりに連動して閉じるスイッチである
。

上記構成において第５図を用いて動作を説明する。遅延
させたいパルスｇを入力端子１を通してゲート回路８と
単安定マルチバイブレータ９に加える。ゲート回路８に
はクロック発生器６からのクロックが常に加わっている
ため、カウンタ１゜には入力端子１に入力されたパルス
ｇのパルス幅の期間のみクロックｈが入力され、クロッ
ク数も計数する。一方、単安定マルチバイブレータ９は
入力端子１に加えられたパルスによってトリガ（第６図
のＴ＋　）され、遅延させたい時間だけのパルヌ巾（第
６図ΔＴ）をもつパルス１を発生する。そして、この単
安定マルチバイブレーク９より発生するパルスｉの立下
がり部分（Ｔ２）をトリガとしてフリップフロップ回路
１１をセットするとともにスイッチ１４を閉じてクロッ
ク発生器６からのクロックをカウンタ１２によって計数
しはじめる。このカウンタ１２の出力とカウンタ１０の
出力を比較器１３にて比較するわけであるが、例えばカ
ウンタ１０，１２はともに４ビツトの２進符号を出力す
るものとする。

いまカウンタ１ｏでクロック発生器６からのクロックを
８個計数したものとすれば、カウンタ１゜の出力は（１
＋　０１０１０）になる。そして遅延させたい時間（Δ
Ｔ）後から計数をはじめたカウンタ１２の出力が（１，
ｏ、ｏ、ｏ）となれば、入力端子１に加えたパルスｇの
パルス幅とカウンタ１０で計数したクロック数と同じ数
をカウンタ１２が計数する期間とは同一となる。このと
き比較器１３は出力を発する。したがって、遅延させた
い時間後にセット　（時間Ｔ２）シたフリップフロップ
回路１１を、カウンタ１ｏで計数したクロック数と同じ
数をカウンタ１２で計数した後にリセットすることによ
り、入力端子１に加えたパルスｇは単安定マルチバイブ
レーク９で発生させたパルス主の時間（ΔＴ）だけ遅延
されることとなる。

このフリップフロップ回路１１の出力を第６図ｋに示す
。

このように本構成によれば単安定マルチバイブレータ９
で設定した時間だけ、入力パルスｇを遅延させることが
できる。

第４図に本発明の他の実施例を水子。第４図では第３図
におけるカウンタ１２および比較器１３を除去し、入力
端子１を通してゲート回路８と単安定マルチバイブレー
タ９にパルスｇを加え、このパルスｇの期間中、クロッ
ク発生器６からのクロックをカウンタ１０にて計数する
。一方、前記単安定マルチバイブレーク９にて遅延させ
たい時間のパルス幅をもつパルスｉを発生せしめ、この
パルスｉの立下がり部分（Ｔ２）をトリガしてフリップ
フロップ回路１１をセットすると同時にスイッチ１４を
切換えてカウンタ１ｏを減算させるようにする。そして
、カウンタ１ｏが零になったときフリップフロップ回路
１１をリセットするようにすれば、入力端子１に加えら
れたペルスｇは単安定マルチバイブレータ９で発生した
パルスの時間だけ遅延されることとなる。この結果、第
３図と同様の効果を得ることができる。

以上のように本発明によれば単安定マルチバイブレータ
、カウンタおよびフリップフロップ回路等を用いること
によって短かい遅延時間から長い遅延時間を任意に得る
ことができる。

【図面の簡単な説明】

第１図は従来例におけるパルス遅延装置のブロック図、
第２図は第１図の動作説明のだめの波形図、第３図、第
４図はおのおの本発明の一実施例におけるパルス遅延装
置のブロック図、第６図は本発明の装置の動作説明のだ
めの波形図である。 １・・・・・・入力端子、６・・・・・・クロック発生
器、７・・・・・・出力端子、８・・・・・・ゲート回
路、９・・・・・・単安定マルチバイブレータ、１０．
１２・・・・・・カウンタ、１１・・・・・・フリップ
フロップ回路、１３・・・・・・比較器。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第１
図 第２図 （シ　−−−−−−←−−−」−一シ

Claims (1)

1. 【特許請求の範囲】 （１）遅延させたいパルスのパルス幅の期ＶＪクロック
   発生器からのクロックを計数して保持する手段を有し、
   かつ前記パルスによりトリガされてこのパルスを遅延さ
   せただけのパルス幅をもつパルスを発生する手段を設け
   、このパルスを遅延させたい時間の後にフリップフロッ
   プ回路をセットすると同時に前記クロック発生器からの
   クロックを計数しはじめて前記クロックと同数計数する
   と前記フリップフロップ回路をリセットする手段を設け
   、このフリップフロップ回、路の出力端よシ遅延された
   同一のパルス幅をもつパルスを取シ出すことを特徴とす
   るパルス遅延装置。 ＠）遅延させたい時間の後に前記クロック発生器からの
   クロックを計数しはじめる第２のカウンタを設け、この
   第２のカウンタの計数が第１のカウンタのそれと一致す
   るとフリップフロップ回路をリセットする比較手段を設
   けてなる特許請求の範囲第１項記載のパルス遅延装置。 （３）遅延させたい時間の後に第１のカウンタをクロッ
   ク発生器からのクロックで減算していき、この第１のカ
   ウンタが零になるとフリップフロップ回路をリセットす
   るようにした特許請求の範囲第１項記載のパルス遅延装
   置。