KR100400712B1

KR100400712B1 - 반도체 장치

Info

Publication number: KR100400712B1
Application number: KR10-2001-0025366A
Authority: KR
Inventors: 야히로카츠미
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2000-05-30
Filing date: 2001-05-10
Publication date: 2003-10-08
Also published as: JP3586620B2; US20010053195A1; KR20010109093A; JP2001339281A; US6476655B2; TW533680B

Abstract

본 발명에 따른 반도체 장치는, 지연 펄스 생성 트리거 신호(DPT)에서 시작하며, 소정의 시간동안 지속되는 1주기내의 지연 출력 신호의 종단을 결정하기 위한 중간 캐리 신호(CARRY 0 내지 CARRY 2)와 최종 캐리 신호(CARRY END)를 출력하는 계수기와, 중간 캐리 신호와 DPT에 따라 생성된 펄스 신호에 기초하여 계수기를 카운트 업 하기 위한 카운트 업 신호(COUNT UP)를 출력하는 지연 회로로 구성된다.

상술한 반도체 장치에 따르면, 지연 출력 신호는 외부 클록 신호를 사용하지 않고도 출력될 수 있다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}

발명의 배경

발명의 분야

본 발명은 반도체 장치에 관한 것으로, 특히, 메모리 회로, 센스 증폭기, 및 센스 증폭기의 활성 주기를 설정하고, 외부 회로를 사용하지 않으며 넓은 펄스 폭의 지연 출력신호를 출력하는 지연 회로부를 구비하는 반도체 장치에 관한 것이다.

관련기술 설명

반도체 메모리는 반도체로 형성된 메모리 회로, 센스 증폭기, 및 지연 회로부로 구성되어 있다. 메모리 회로에서 데이터를 읽을 때, 반도체 장치의 특성이나 명세에 맞추어 센스 증폭기를 활성화하는 것이 필요하고, 센스 증폭기의 동작은 지연 회로부의 출력 신호에 의해 제어된다. 출력 신호의 폭(펄스 폭)은 지연 회로부에 의해 결정된다. 지연 회로부의 출력 펄스의 폭을 결정하는 방법으로서, 다음의 것들이 열거될 수 있다.

(i) 지연 소자의 단수를 증가하거나 감소한다.

(ii) 디플리션형의 N-채널 트랜지스터(용량 디플리션 트랜지스터)를 채택하여, 소스와 드레인의 전위를 그라운드 전위 레벨로 하고, 게이트를 신호선에 각각 연결하고, 게이트 커패시터를 구비한 트랜지스터의 용적을 증감한다.

지연 회로의 펄스 폭은 일반적으로 50ns 내지 100ns이지만, 때로는, 제품의 사양에 따라 200ns 내지 1ms의 넓은 펄스 폭이 요구된다.

도 1은 일본 특개평 제 11-220365호에 개시된, 계수기를 사용하여 펄스 폭을 조절하는 종래의 반도체 장치를 도시한다.

반도체 장치는 예상값 생성 회로(70), 계수기(71), 비교 회로(72), 지연 제어 회로(73), 지연선(74) 및, 인버터(75)로 구성되어 있다.

예상값 생성 회로(70)는 입력 클록 신호(16)의 1주기 당 출력 클록 신호(17)의 펄스 신호수에 대한 예상값을 생성하고, 계수기(71)는 출력 클록 신호(17)의 펄스 수를 계수한다. 비교 회로(72)는 계수기(71)의 카운트 데이터와 예상값 생성 회로(70)에서 출력된 예상값을 비교한다. 지연 제어 회로(73)는 비교 회로(72)로부터 제공되는 정보를 기초로 지연값을 제어한다. 지연선(74)은 지연 제어 회로(73)로부터 제공되는 복수개의 제어 신호(Sd)에 따라 지연값을 변경한다. 링 발진기는 지연선(74)과 인버터(75)에 의해 구성되어 있다.

다음으로, 도 1에 도시된 구성의 동작을 설명한다. 계수기(71)는 입력 클록 신호(16)의 1주기 내의 출력 클록 신호(17)의 펄스의 수를 계수한다. 예상값 생성 회로(70)는 입력 클록 신호(16)의 1주기 동안의 이상적인 출력 클록 신호(17)의 카운트 데이터를 생성하고, 이것을 예상값으로서 비교 회로(72)에 입력한다. 예를 들어, 32Mhz의 출력 클록 신호(17)를 32khz의 입력 클록 신호(16)로부터 얻고 싶은 경우, (1/32000)/(1/32000000) = 1000인 공식에서 얻어지는 1000의 예상값이 2진 데이터로 생성된다. 비교 회로(72)는 입력 클록 신호(16)의 주기마다 계수기(71)의 카운트 데이터와 예상값 생성 회로(70)에서 생성된 예상값을 비교한다. 비교 회로(72)는 예상값이 크면 DOWN 신호를, 예상값이 작으면 UP 신호를 출력한다. 예상값이 카운트 데이터와 같을 때는 DOWN과 UP 신호 모두 출력하지 않는다. 비교 회로(72)에서 비교가 행하여 질 때, 계수기(71)는 즉시 리셋되고, 다음 카운트가 재시작된다. 지연 제어 회로(73)는 비교 회로(72)에 의해 생성된 UP이나 DOWN 신호에 따라 지연선(74)의 지연 시간을 제어하기 위한 n개의 지연 제어 신호(Sd)를 출력한다.

UP 신호가 비교 회로(72)에서 출력되면, 지연 제어 회로(73)에서 출력된 지연 제어 신호(Sd)에서 "1"의 상태에 있는 신호의 수가 1만큼 증가되어, 링 발진기의 출력 클록 신호(17)의 주파수는 낮아진다. 그 결과, 입력 클록 신호(16)의 다음 주기 동안의 비교에서, 계수기(71)의 카운트 데이터는 이전 주기에서 보다 작아진다. 예상값이 비교 회로(72)의 비교에서 계수기(71)의 카운트 데이터보다 작게 되면, UP 신호가 다시 출력되고, 복수개의 지연 제어 신호(Sd)에서 "1"상태인 신호의 수가 1만큼 더 증가한다. 이런 과정이 반복되면, 최종적으로 예상값은 계수기(71)의 카운트 데이터와 일치하게 된다.

한편, 비교 회로(72)에서의 비교 결과, 예상값이 계수기(71)의 카운트 데이터보다 크면, 비교 회로(72)로부터 DOWN 신호가 출력된다. DOWN 신호가 출력되면, 지연 제어 신호(Sd)에서 상태가 "1"인 신호의 수가 1만큼 감소하는 것에 의해 링발진기의 출력 클록 신호의 주파수가 높아진다. 그 결과, 입력 클록 신호(16)의 다음 주기 동안의 비교에서, 계수기(71)의 카운트 데이터는 이전 주기에서의 카운트 데이터보다 커지게 된다. 비교 회로(72)에서 다시 비교한 결과, 예상값이 계수기(71)의 카운트 데이터보다 여전히 크다면, DOWN 신호가 더 출력되고, 지연 제어 신호(Sd)에서 "1"의 상태의 신호의 수는 1만큼 더 감소한다. 이런 과정이 반복되면, 예상값은 단시간 내에 계수기의 카운트 데이터와 일치한다.

그러나, 상술한 종래 반도체 장치에서, 클록 신호는 외부로부터 제공되고, 지연 회로부는 외부 클록 신호에 기초하여 작동한다. 즉, 내부 클록 신호는 필요하지만 외부 클록 신호는 필요로 하지 않는 반도체 장치에서도, 반도체 장치에 외부 클록 신호를 제공해야 하여, 반도체 장치의 설계상에 제약이 부가된다.

또한, 사용자의 명세서에 따라 1ms의 폭을 구비하는 넓은 펄스를 생성해야한다면, 지연 소자를 구성하는 트랜지스터의 수는 보통 반도체 장치보다 10배 이상 증가하고, 칩의 면적도 넓어진다.

따라서, 본 발명의 목적은 외부 클록 신호를 사용하지 않고 지연 출력 신호나 펄스 신호를 출력할 수 있고, 대단히 넓은 펄스가 필요할 때에도, 회로 규모를 넓히지 않고도 펄스 생성 회로를 구성할 수 있는 반도체 장치를 마련하는 것이다.

본 발명의 제 1의 특징에 따른 반도체 장치는,

트리거 신호에서 시작하고, 소정의 시간동안 지속되는 1주기 내에 복수개의 펄스 신호를 출력하고, 복수개의 펄스신호를 처리하여 유도된 합성 신호에 기초하여 지연 출력 신호의 종단을 결정하기 위한 신호를 생성하는 계수기와;

계수기로부터 입력된 복수개의 펄스 신호와 트리거 신호에 기초하여 계수기를 카운트 업시키는 카운트 업 신호를 출력하는 지연 회로를 포함한다.

상술한 구성에 따르면, 지연 회로에서 출력된 카운트 업 신호가 계수기로 입력될 때, 계수기는 지연 시간을 설정하는 복수개의 펄스 신호뿐만 아니라 지연 출력 신호의 종단을 결정하는 펄스 신호도 출력한다. 계수기로부터 출력된 복수개의 펄스 신호는 지연 시간을 설정하기 위한 신호로서 지연 회로로 입력되고, 카운트 업 신호가 생성된다. 지연 시간을 설정하기 위한 펄스 신호가 내부에서 생성되므로, 외부에서 클록 신호를 제공할 필요가 없게 되고, 설계상의 제약이 없어진다. 또한, 지연 소자의 수를 증가하지 않고도 원하는 폭의 펄스 신호를 생성할 수 있으므로, 칩 면적은 넓어지지 않는다.

본 발명의 제 2의 특징에 따른 반도체 장치는,

트리거 신호에서 시작하며 소정의 시간동안 지속되는 1주기 내에 제 1의 복수개의 펄스 신호를 출력하고, 제 1의 복수개의 펄스 신호를 처리하여 유도된 제 1의 합성 신호를 생성하는 제 1의 계수기와;

제 1의 합성 신호와 동기하는 제 2의 복수개의 펄스 신호를 출력하고, 제 2의 복수개의 펄스 신호를 처리하여 유도된 지연 출력 신호의 종단을 결정하기 위한 제 2의 합성 신호를 생성하는 제 2의 계수기 및;

상기 트리거 신호, 및 제 1 및 제 2의 계수기로부터 각각 출력된 제 1 및 제 2의 복수개의 펄스 신호와 동기하는 입력 펄스 신호에 기초하여 제 1의 계수기를카운트 업하는 카운트 업 신호를 출력하는 지연 회로를 포함한다.

상술한 구성에 따르면, 지연 회로에서 출력된 카운트 업 신호가 제 1의 계수기로 입력될 때, 제 1의 계수기는 복수개의 펄스 신호와 제 2의 계수기를 카운트 업하기 위한 신호를 출력한다. 제 2의 계수기는 지연 시간을 설정하기 위한 복수개의 펄스 신호와 지연 출력 신호의 종단을 결정하기 위한 단일 펄스 신호를 출력한다. 제 1 및 제 2의 계수기로부터 출력된 복수개의 펄스 신호는 지연 시간을 설정하기 위한 펄스 신호로서 지연 회로에 입력되고, 따라서, 카운트 업 신호가 생성된다. 지연 시간을 설정하기 위한 펄스 신호를 내부에서 생성하기 때문에, 외부에서 클록 신호를 제공할 필요가 없게되고, 설계상의 제약이 없어진다. 또한, 원하는 폭의 펄스 신호가 지연 소자의 수를 증가하지 않고도 생성될 수 있어, 칩의 면적은 넓어지지 않는다.

도 1은 종래의 반도체 장치의 구조를 도시하는 블록도.

도 2는 본 발명의 제 1의 실시예에 따른 반도체 장치의 주요 부분의 구조를 도시하는 블록도.

도 3은 도 2에 도시된 반도체 장치의 상세한 구조를 도시하는 도면.

도 4는 본 발명의 제 1의 실시예에 따른 반도체 장치의 각 부분의 동작을 도시하는 타이밍도.

도 5는 본 발명의 제 2의 실시예에 따른 지연 회로를 도시하는 회로도.

도 6은 본 발명의 제 3의 실시예에 따른 반도체 장치의 주요 부분의 구조를 도시하는 블록도.

도 7은 본 발명의 제 3의 실시예에 따른 반도체 장치의 각 부분의 동작을 도시하는 타이밍도.

♠도면의 주요 부호에 대한 부호의 설명♠

1: 1펄스 생성 회로 2: NAND 회로

3: 인버터 4: 지연 회로

5: 계수기 6: 플립-플롭

17: 출력 신호 19: 리셋 신호

20: 중간 캐리 신호 21: 최종 캐리 신호

23: 카운트 업 신호

이하, 본 발명의 실시예를 첨부된 도면을 참조하여 설명한다.

제 1의 실시예

도 2는 본 발명의 제 1의 실시예에 따른 반도체 장치를 도시한다. 여기에서는, 단지 지연 회로부만 도시되고, 반도체 장치의 다른 부분들은 생략되었다.

지연 회로부는 1펄스 생성 회로(1), NAND 회로(2), 인버터(3), 지연 회로(4), 계수기(5), 및 플립-플롭(6)으로 구성된다. 지연 펄스 생성 트리거 신호(TRIGGER)(DPT)는 플립-플롭(6)과 NAND 회로(2)로 입력된다. 1펄스 생성 회로(1)의 출력 단자는 NAND 회로(2)의 입력 단자 중 하나와 연결된다. NAND회로(2)의 출력은 인버터(3)를 통해 지연 회로(4)와 연결된다. 지연 회로(4)의 출력 신호는 카운트 업 신호(COUNT UP; 23)로서 계수기(5)에 입력된다.

계수기(5)가 카운트 업되면, 계수기(5)는 최종 캐리 신호(CARRY END: 21)와 복수의 펄스 신호에 대응하는 중간 캐리 신호(CARRY 1 내지 CARRY 3)를 출력한다. 중간 캐리 신호(20)는 1펄스 생성 회로(1)에 입력되고, 최종 캐리 신호(21)는 플립-플롭(6)에 입력된다. 1펄스 생성 회로(1)는 인버터(3)를 통해 NAND 회로(2)와 지연 회로(4)로 입력되는 1펄스를 출력한다. 플립-플롭(6)은 지연 펄스 생성 트리거 신호(DPT)에 의해 셋(S bar)되고, 최종 캐리 신호(21)에 의해 리셋(R bar)된다. 따라서, 펄스가 구성되고, 출력 펄스 신호(17)가 생성된다. 그 결과, 지연 회로(4)에서 출력된 펄스의 폭은 원하는 값을 갖게 된다.

다음에, 도 2에 도시된 구조의 동작의 개요를 설명한다.

지연 펄스 생성 트리거 신호(DPT)는 NAND 회로(2)와 인버터(3)를 통해 지연 회로(4)로 입력된다. 지연 회로(4)는 펄스의 상승을 지연시킴으로 인해 펄스의 폭을 넓힌다. 지연 회로(4)에서 출력된 펄스 신호는 카운트 업을 행하는 계수기(5)로 제공된다. 계수기(5)의 출력 신호는 중간 캐리 신호(20)로서 1펄스 생성 회로(1)로 제공된다. 또한, 최종 캐리 신호(21)는 리셋 신호로서 플립-플롭(6)에 제공된다. 중간 캐리 신호(20)가 1펄스 생성 회로(1)에 제공되면, 1펄스 생성 회로(1)는 입력 신호가 상승할 때마다 1펄스(로우 논리 레벨)를 발생하고, 이 펄스 신호는 NAND 회로(2)와 인버터(3)를 통해 지연 회로(4)로 되돌아온다. 또한, 상기 플립-플롭(6)은 지연 펄스 발생 트리거 신호(DPT)에 의해 셋되고, 계수기(5)로부터 제공된 최종 캐리 신호(21)에 의해 리셋되어, 펄스가 합성된다.

도 3은 도 2에 도시된 반도체 장치를 상세하게 도시한다. 1펄스 생성 회로(1)는 1펄스 생성기(11 내지 13), NAND 게이트(14), 및 인버터(15)로 구성된다. 1펄스 생성기(11 내지 13)는 각각의 중간 캐리 신호(CARRY 0 내지 CARRY 2 : 20)가 제공된다. 지연 회로(4)는 지연 부재(41)로 형성되고, NAND 회로(2)와 인버터(3)는 1펄스 생성 회로(1)와 지연 회로(4) 사이에 삽입된다. 지연 부재(41)는 IC 회로로서 구성되기 적합한 트랜지스터형 지연 소자로 구성된다.

계수기(5)는 카운트 업 신호(COUNT UP: 23)가 제공되는 NAND 회로(51), NAND 회로(51)의 출력 신호를 반전하는 인버터(53), 지연 소자(52)의 출력 신호를 반전하는 인버터(54), 인버터(54)의 출력 신호를 반전하는 인버터(55), 인버터(55)의 출력 신호를 반전하는 인버터(56), 래치 회로(57a 내지 57d), 및 래치 회로(57d)와 인버터(54)의 출력 신호가 제공되는 OR 회로(58)로 구성된다. 래치 회로(57a)에는 인버터(56 및 53)의 출력 신호가 제공되고, 래치 회로(57b)에는 래치 회로(57a) 및 인버터(53)의 출력 신호가 제공되고, 래치 회로(57c)에는 래치 회로(57b) 및 인버터(53)의 출력 신호가 제공되며, 래치 회로(57d)에는 래치 회로(57c) 및 인버터(53)의 출력 신호가 제공된다. 또한, 플립-플롭(6)은 NAND 회로(61 및 62)로 구성된다.

도 3에 있어서, 지연 펄스 생성 트리거 신호(DPT)가 NAND 회로(2) 및 인버터(3)를 통해 지연 회로(4)로 입력되면, 리셋 신호(19)는 래치 회로(57a 내지 57d)에 각각 입력된다. 지연 회로(4)의 출력 신호(COUNT UP: 23)는 카운트 업 신호로서 계수기(5)의 인버터(53)에 입력된다. 중간 캐리 신호(CARRY 0 내지 CARRY 2: 20)는 1펄스 생성 회로(1)에서 1펄스 생성기(11 내지 13)에 각각 입력된다. CARRY 0 내지 CARRY 2가 로우 논리 레벨에서 하이 논리 레벨로 변할 때마다, 1펄스 생성기(11 내지 13)는 각각의 출력 신호를 생성하고, NAND 회로(14)를 통해 얻어진 1펄스 신호는 지연 펄스 생성 신호(DPT)와 유사하게 NAND 회로(2)와 인버터(3)를 통해 지연 회로(4)로 입력된다.

래치 회로(57a 내지 57d)는 도 3에 도시된 시스템에서 항상 작동하고 있지만, 사용되는 래치 회로의 수를 1 내지 4의 범위에서 선택할 수 있게 시스템이 구성되어 있다면, 여러 종류의 지연 시간을 얻을 수 있다. 이런 경우, 1펄스 생성 회로(1)의 NAND 회로(14)의 입력 회로의 논리가 선택된 래치 회로의 수에 관계없이 구성될 필요가 있다.

도 4는 본 발명의 제 1의 실시예에 따른 반도체 장치의 각 부분의 동작을 도시한다. 반도체 장치의 동작을 도 2 내지 도 4를 참조하여 설명한다.

지연 펄스 생성 트리거 신호(DPT)가 하이 논리 레벨에서 로우 논리 레벨로 변할 때, 플립-플롭(6)이 셋되고, 합성 펄스(지연 펄스: 17)의 출력이 시작된다. 최종 캐리 신호(CARRY END: 21)가 로우 논리 레벨에서 하이 논리 레벨로 변할 때, 플립-플롭(6)이 리셋되고, 출력 신호(17)는 차단된다. 캐리 신호(CARRY 0 내지 CARRY 2: 20)중 하나가 로우 논리 레벨에서 하이 논리 레벨로 변할 때, 1펄스 생성 회로(1)는 좁은 폭의 펄스(1펄스)를 출력한다. 지연 회로(4)는 1펄스 생성 회로(1)로부터 입력된 1펄스 신호에 따라 작동한다. 구체적으로 말해, 1펄스 신호가 하이논리 레벨에서 로우 논리 레벨로 변할 때는 지연 회로(4)는 입력 신호를 지연하지 않고, 1펄스 신호가 로우 논리 레벨에서 하이 논리 레벨로 변할 때만 입력 신호를 지연한다. 따라서, 원하는 펄스 폭의 카운트 업 신호(COUNT UP; 23)가 지연 회로(4)로부터 출력된다.

계수기(5)에 있어서, 리셋 신호(19)가 지연 소자(52)와 인버터(54 내지 56)를 통해 입력될 때, 래치 회로(57a 내지 57d)는 리셋된다. 래치 회로(57a 내지 57d)가 리셋될 때, 중간 캐리 신호(CARRY 0 내지 CARRY 2: 20)와 최종 캐리 신호(21)는 동시에 로우 논리 레벨로 리셋된다. 그 후, 카운트 업 신호(COUNT UP; 23)가 로우 논리 레벨에서 하이 논리 레벨로 변하면, 래치 회로(57a)는 하이 논리 레벨에서 신호를 취하고, 중간 신호(20)의 CARRY 0은 로우 논리 레벨에서 하이 논리 레벨로 변한다. 카운트 업이 진행되고, 카운트 업 신호(COUNT UP; 23)가 로우 논리 레벨에서 하이 논리 레벨로 변하면, 래치 회로(57b)는 하이 논리 레벨에서 신호를 취하기 때문에, 중간 캐리 신호(20)의 CARRY 1은 로우 논리 레벨에서 하이 논리 레벨로 변한다. 카운트 업이 더 반복되면, 최종 캐리 신호(21)가 로우 논리 레벨에서 하이 논리 레벨로 변한다. 최종 캐리 신호(21)는 플립-플롭(6)에 인가되기 때문에, 플립-플롭(6)은 지연 펄스(출력 신호(17))를 출력한다.

제 2의 실시예

도 5는 본 발명의 제 2의 실시예를 도시한다.

본 실시예에 있어서, 도 3에 도시된 지연 회로(4)의 지연 부재(41)는 저항기형 지연 회로(46)와 교체되어 있다. 도 5에 도시된 바와 같이, 저항기형의 지연 회로(46)는 인버터(42a 내지 42d), 직렬 접속된 저항기(43a 내지 43g), 인접한 저항기와 최종 저항기의 출력단 사이의 접점에 접속된 용량 디플리션 트랜지스터(44a 내지 44h), 및 N형 MOS 트랜지스터(45a 내지 45c)로 구성된다.

인버터(42a)는 입력 신호(인버터(3)의 출력)를 반전하고, 인버터(42b)는 인버터(42a)의 출력 신호를 반전한다. 용량 디플리션 트랜지스터(44a 내지 44h)의 게이트는 각각 저항기(43a 내지 43g)의 출력단과 접속되고, 그 소스와 드레인은 각각 접합되어 공통으로 접지되어 있다. 상술한 회로에서, 용량 디플리션 트랜지스터(44a 내지 44h)는 각각 RC 적분 회로의 용량부를 형성하고 있다. N형 MOS 트랜지스터(45a)의 드레인과 소스는 각각 저항기(43d)의 출력단과 그라운드에 접속되고, 게이트는 인버터(42)의 출력 단자와 접속된다. N형 MOS 트랜지스터(45b 및 45c)는 드레인과 소스가 각각 평행하게 접속되고, 게이트는 일반적으로 인버터(42a)의 출력 단자와 접속된 상태로 저항기의 출력단(43g)과 그라운드 사이에 삽입된다. 저항기의 출력단(43g)에서 신호는 인버터(42c 및 42d)를 통해 꺼내어져, 계수기(5)로 출력된다. 전압이 로우 논리 레벨에서 하이 논리 레벨로 변할 때, N형 MOS 트랜지스터(45a 내지 45c)는 드레인과 소스 사이의 전압이 상승할 때 그 특성이 왜곡되거나 저하되는 것을 방지한다. 도 5에 도시된 회로에서, RC 적분 회로의 단의 수를 7단으로 했지만, 단의 수는 원하는 펄스의 폭(지연 시간)에 의해 선택될 수 있다.

도 5에 도시된 회로에 있어서, 인버터(42b)의 출력 신호(1펄스 생성 회로(1)의 출력)는 7단의 RC 적분 회로에 의해 연속적으로 지연된다. 원하는 펄스 폭으로넓어진 신호는 저항기(43g)의 출력단으로부터 출력된다. N형 MOS 트랜지스터(45a 내지 45c)가 입력 신호의 상승 타이밍에서 온 되기 때문에, 신호의 파형이 개선된다. 도 5에 도시된 구성에 따라, 회로에 사용되는 트랜지스터의 수가 트랜지스터를 구성하는 지연 펄스 생성기의 수보다 작기 때문에, 전압 의존이 적은 지연 펄스를 얻을 수 있다.

제 3의 실시예

도 6은 본 발명의 제 3의 실시예를 도시한다. 도 2 및 도 6에서 동일한 기능을 갖는 구성 소자는 동일한 참조 부호로 표시하였으므로, 중복되는 설명은 생략한다. 본 실시예의 특징은, 도 2에 도시된 구성에 계수기를 추가하여, 지연 소자 수의 증가하지 않고도 더 넓은 폭의 펄스를 생성할 수 있다는 것이다.

도 6에 도시된 바와 같이, 제 3의 실시예는 도 2에 도시된 회로에 1펄스 생성 회로(8)와 계수기(7)를 추가하여 구성된다. 계수기(5)의 최종 캐리 신호(CARRY END 1: 21)는 제 2의 계수기(7)로 입력되고, 계수기(7)의 최종 캐리 신호(CARRY END 2: 22)는 플립-플롭(6)으로 제공된다. 또한, 중간 캐리 신호(CARRY 3 내지 CARRY 5: 24)는 계수기(5)의 중간 캐리 신호(20)와 마찬가지로 1펄스 생성 회로(1)에 제공된다. 계수기(7)는 외부로부터 제공되는 리셋 신호(19)에 의해 리셋된다. 계수기(5)는 계수기(5)로부터 출력되는 최종 캐리 신호(21)에 의해 리셋된다. 즉, 계수기(5)는 스스로 리셋된다.

도 7은 도 6에 도시된 반도체 장치의 동작을 설명한다. 제 3의 실시예의 동작은 도 6 및 도 7을 참조하여 설명한다.

지연 펄스 생성 트리거 신호(DPT)가 하이 논리 레벨에서 로우 논리 레벨로 변하면, 플립-플롭(6)은 셋된다. 플립-플롭(6)이 셋될 때, 합성 펄스(지연 펄스, 즉, 출력 신호(17))의 출력이 시작된다. 또한, 플립-플롭(6)은 최종 캐리 신호(CARRY END 2: 22)가 로우 논리 레벨에서 하이 논리 레벨로 변할 때 리셋되고, 동시에 출력 신호(17)가 차단된다.

중간 캐리 신호(CARRY 0 내지 CARRY 2)중 하나가 로우 논리 레벨에서 하이 논리 레벨로 변하면, 1펄스 생성 회로(1)는 좁은 폭의 펄스(1펄스)를 출력한다. 지연 회로(4)는 1펄스 생성 회로(1)로부터 입력된 1펄스 신호에 따라 작동한다. 구체적으로 설명하면, 지연 회로(4)는, 1펄스 신호가 하이 논리 레벨에서 로우 논리 레벨로 변할 때, 입력 신호를 지연하지 않고, 1펄스 신호가 로우 논리 레벨에서 하이 논리 레벨로 변할 때 입력신호를 지연시킨다. 상술한 과정에 의해, 지연 회로(4)는 원하는 펄스 폭을 구비한 카운트 업 신호(COUNT UP; 23)를 출력한다.

리셋 신호(19)가 입력될 때, 계수기(5)는 리셋되고, 중간 캐리 신호(CARRY 0 내지 CARRY 2: 20)와 최종 캐리 신호(21)는 동시에 하이 논리 레벨에서 로우 논리 레벨로 변한다. 그 후, 카운트 업 신호(COUNT UP; 23)가 지연 회로(4)로부터 계수기(5)로 입력될 때마다, 중간 캐리 신호(CARRY 0 내지 CARRY 2: 20)는 연속적으로 출력되고, 이들 신호는 1펄스 생성 회로(1)에 입력된다. 최종 캐리 신호(CARRY END 1: 21)는 중간 캐리 신호(CARRY 0 내지 CARRY 2: 20)가 하이 논리 레벨에서 로우 논리 레벨로 변함과 동시에 계수기(5)에 의해 생성된다. 최종 캐리 신호(CARRY END 1: 21)는 1펄스 생성 회로(8)의 리셋 신호로서 사용되고, 계수기(7)에 인가되어,계수기(7)의 카운트 신호로서 사용된다.

계수기(7)에 있어서, 중간 캐리 신호(CARRY 3 내지 CARRY 5: 24)는 최종 캐리 신호(21)의 상승과 동기하여 연속적으로 발생하고, 1펄스 생성 회로에 제공된다. 또한, 최종 캐리 신호(CARRY END 2: 22)는 카운트 업과 동시에 계수기(7)에 의해 생성되고, 플립-플롭(6)의 리셋 단자로 입력된다. 따라서, 지연 펄스 생성 트리거 신호(DPT)가 하강하는 제 1의 시점에서부터 최종 캐리 신호(22)가 로우 논리 레벨에서 하이 논리 레벨로 변하는 제 2의 시점으로 확장되는 넓은 합성 펄스(출력 신호(17))가 플립-플롭(6)으로부터 출력된다. 도 7에 도시된 바와 같이, 중간 캐리 신호(CARRY 3 내지 CARRY 5: 24)가 계수기(5)의 최종 캐리 신호(21)에 따라 계수기(7)에 의해 생성되므로, 지연 소자의 수를 증가하지 않고도 단일 계수기에 의해 생성되는 것보다 더 폭이 넓은 펄스가 얻어질 수 있다.

상술한 바와 같이, 본 발명에 따른 반도체 장치에 있어서, 지연 시간을 설정하기 위한 기본 데이터로 사용되는 복수의 펄스 신호와 지연 출력 신호의 종단을 결정하기 위한 단일 펄스 신호가 지연 회로로부터 출력되는 카운트 업 신호를 기초로 하는 계수기에 의해 생성되므로, 외부로부터 클록 신호를 제공할 필요가 없어지며, 설계상의 제약이 없어진다. 따라서, 원하는 펄스 폭을 생성하기 위해 사용되는 지연 소자의 수를 늘릴 필요가 없게 되어, 칩의 면적은 넓어지지 않는다.

본 발명에 따른 다른 반도체 장치에 있어서, 제 1 및 제 2의 계수기가 마련되고, 지연 회로에서 출력되는 카운트 업 신호가 제 1의 계수기로 입력되고, 제 1의 계수기는 제 2의 계수기를 카운트 업하기 위한 펄스 신호와 제 1의 캐리 신호에 대응하는 복수의 펄스 신호를 출력하고, 제 2의 계수기가 지연 출력 신호의 종단을 결정하기 위한 단일 펄스 신호와 제 2의 캐리 신호에 대응하는 복수의 펄스 신호를 출력하므로, 외부로부터 클록 신호를 제공할 필요가 없어지며, 설계상의 제약이 없어진다. 따라서, 원하는 펄스 폭을 생성하기 위해 사용되는 지연 소자의 수를 늘릴 필요가 없게 되어, 칩의 면적은 넓어지지 않는다.

본 발명이 완벽하고 확실한 개시를 위한 구체적인 실시예에 관하여 설명되었지만, 첨부된 청구항은 제한적인 것이 아니라, 본원의 기본 교시내에서 당업자에 의해 실시될 수 있는 모든 변형예와 수정예를 포괄하는 것으로 이해되어져야 한다.

Claims

트리거 신호로부터 시작되어 소정의 시간동안 지속되는 1주기 내에서 복수의 펄스 신호를 출력하고, 상기 복수의 펄스 신호를 처리하여 유도된 합성 신호에 기초하여 지연 출력 신호의 종단을 결정하기 위한 신호를 생성하는 계수기와;

상기 트리거 신호와 상기 계수기로부터 입력된 상기 복수의 펄스 신호에 기초하여 상기 계수기를 카운트 업 하기 위한 카운트 업 신호를 출력하는 지연 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서, 상기 계수기는,

상기 트리거 신호에 의한 셋에 의해 출력 신호가 출력되고, 상기 계수기로부터 출력된 상기 합성 신호에 의한 리셋에 의해 출력 신호가 차단되는 플립-플롭과;

상기 계수기로부터 출력된 상기 복수의 펄스 신호와 동기하는 좁은 펄스 신호를 생성하여, 그것을 상기 지연 회로로 제공하는 1펄스 생성 회로와 접속되는 것을 특징으로 하는 반도체 장치.
제 2항에 있어서,

상기 계수기는 상기 트리거 신호에서 시작하며 상기 지연 회로로부터 제공된 상기 카운트 업 신호와 동기하는 상기 복수의 펄스 신호를 각각 출력하는 직렬 접속된 복수의 래치 회로를 구비하고;

상기 복수의 래치 회로의 수는 상기 지연 회로의 지연 시간에 의해 결정되는 것을 특징으로 하는 반도체 장치.
제 1항에 있어서,

상기 지연 회로는 트랜지스터형이나 저항기형의 복수의 지연 소자를 포함하는 것을 특징으로 하는 반도체 장치
제 4항에 있어서,

상기 저항기형의 상기 복수의 지연 소자는,

상기 복수의 지연 소자의 입/출력 단자 사이에 삽입되며 직렬 접속되는 복수의 저항기와;

상기 복수의 저항기의 출력단과 그라운드 사이에 각각 삽입된 복수의 용량 디플리션 트랜지스터; 및

상기 복수의 저항기의 하나 이상의 접점 및 단자단과 상기 그라운드 사이에 삽입되며 상기 복수의 저항기의 상기 입력단에 인가된 입력 신호에 따라 온/오프되는 복수의 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치.
트리거 신호로부터 시작되어 소정의 시간동안 지속되는 1주기 내에서 제 1의 복수의 펄스 신호를 출력하고, 상기 제 1의 복수 펄스 신호를 처리하여 유도된 제1의 합성 신호를 생성하는 제 1의 계수기와;

상기 제 1의 합성 신호와 동기하는 제 2의 복수의 펄스 신호를 출력하고, 상기 제 2의 복수의 펄스 신호를 처리하여 유도된 지연 출력 신호의 종단을 결정하기 위한 제 2의 합성 신호를 생성하는 제 2의 계수기와;

상기 트리거 신호 및 상기 제 1 및 제 2의 계수기로부터 각각 출력된 상기 제 1 및 제 2의 복수의 펄스 신호와 동기하는 입력 펄스 신호에 기초하여 상기 제 1의 계수기를 카운트 업 하기 위한 카운트 업 신호를 출력하는 지연 회로를 포함하는 것을 특징으로 하는 반도체 장치.
제 6항에 있어서,

상기 제 2의 계수기는,

상기 트리거 신호에 의한 셋에 의해 출력 신호가 출력되고, 상기 제 2의 계수기로부터 출력된 상기 제 2의 합성 신호에 의한 리셋에 의해 출력 신호가 차단되는 플립-플롭와;

상기 제 1 내지 제 2의 계수기에 의해 각각 생성된 상기 제 1 내지 제 2의 복수의 펄스 신호의 양자와 동기하는 좁은 펄스 신호를 상기 지연 회로에 인가하는 1펄스 생성 회로와 접속되는 것을 특징으로 하는 반도체 장치.
제 6항에 있어서,

상기 제 1의 계수기는 상기 트리거 신호에서 시작하며 상기 지연 회로로부터 제공된 상기 카운트 업 신호와 동기하는 상기 제 1의 복수의 펄스 신호를 각각 출력하는 직렬 접속된 복수의 래치 회로를 구비하고;

상기 복수의 래치 회로의 수는 상기 지연 회로의 지연 시간에 의해 결정되는 것을 특징으로 하는 반도체 장치.
제 6항에 있어서,

상기 제 2의 계수기는 상기 트리거 신호로부터 시작하며 상기 제 1의 계수기로부터 제공된 상기 제 1의 합성 신호와 동기하는 상기 제 2의 복수의 펄스 신호를 각각 출력하는 직렬 접속된 복수의 래치 회로를 구비하고;

상기 복수의 래치 회로의 수는 상기 제 1의 합성 신호의 1주기에 의해 결정되는 것을 특징으로 하는 반도체 장치.
제 6항에 있어서,

상기 지연 회로는 트랜지스터형이나 저항기형의 복수의 지연 소자를 포함하는 것을 특징으로 하는 반도체 장치.
제 10항에 있어서,

상기 저항기형의 상기 복수의 지연 소자는,

상기 복수의 지연 소자의 입/출력 단자 사이에 삽입되고, 직렬 접속된 복수의 저항기와;

상기 복수의 저항기의 출력단과 그라운드 사이에 각각 삽입된 복수의 용량디플리션 트랜지스터와;

상기 복수의 저항기의 하나 이상의 접점 및 단자단과 상기 그라운드 사이에 삽입되며, 상기 복수의 저항기의 입력단에 인가된 입력 신호에 따라 온/오프되는 복수의 트랜지스터로 구성된 것을 특징으로 하는 반도체 장치.