JPH11220365A - クロック逓倍回路 - Google Patents
クロック逓倍回路Info
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- JPH11220365A JPH11220365A JP10021269A JP2126998A JPH11220365A JP H11220365 A JPH11220365 A JP H11220365A JP 10021269 A JP10021269 A JP 10021269A JP 2126998 A JP2126998 A JP 2126998A JP H11220365 A JPH11220365 A JP H11220365A
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- 238000010586 diagram Methods 0.000 description 23
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- 238000007792 addition Methods 0.000 description 3
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0802—Details of the phase-locked loop the loop being adapted for reducing power consumption
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
- H03L7/0995—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop the oscillator comprising a ring oscillator
- H03L7/0997—Controlling the number of delay elements connected in series in the ring oscillator
-
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- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/181—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a numerical count result being used for locking the loop, the counter counting during fixed time intervals
Landscapes
- Manipulation Of Pulses (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】
【課題】 低周波数の入力クロック信号から逓倍数の大
きい高周波数のクロック信号の生成において、高速な周
波数比較が可能でロックインタイムが短く、安定でジッ
タが小さい構成のクロック逓倍回路を提供する。 【解決手段】 本発明に係るクロック逓倍回路は、所定
の出力クロック信号のパルス数をカウントするカウンタ
と、所定の出力クロック信号の周期よりも十分に長い第
１の周期の１周期あたりの所定の出力クロック信号のパ
ルス数についての期待値を発生する期待値発生回路と、
第１の周期ごとに、カウンタのカウント値と期待値とを
比較し、その比較結果についての比較情報を出力する比
較回路と、比較情報に応じて、所定の出力クロック信号
の周波数の変更を指示するディレイ制御信号を発生する
ディレイ制御回路と、ディレイ制御信号に応じて周波数
を変更しながら所定の出力クロック信号を発生する出力
クロック信号発生回路とを備えたものである。
きい高周波数のクロック信号の生成において、高速な周
波数比較が可能でロックインタイムが短く、安定でジッ
タが小さい構成のクロック逓倍回路を提供する。 【解決手段】 本発明に係るクロック逓倍回路は、所定
の出力クロック信号のパルス数をカウントするカウンタ
と、所定の出力クロック信号の周期よりも十分に長い第
１の周期の１周期あたりの所定の出力クロック信号のパ
ルス数についての期待値を発生する期待値発生回路と、
第１の周期ごとに、カウンタのカウント値と期待値とを
比較し、その比較結果についての比較情報を出力する比
較回路と、比較情報に応じて、所定の出力クロック信号
の周波数の変更を指示するディレイ制御信号を発生する
ディレイ制御回路と、ディレイ制御信号に応じて周波数
を変更しながら所定の出力クロック信号を発生する出力
クロック信号発生回路とを備えたものである。
Description
【０００１】
【発明の属する技術分野】本発明はクロック逓倍回路に
関し、特に、低周波数の入力クロック信号からジッタの
少ない高周波数のクロック信号を生成する場合に好適な
ものである。
関し、特に、低周波数の入力クロック信号からジッタの
少ない高周波数のクロック信号を生成する場合に好適な
ものである。
【０００２】
【従来の技術】図１３は、従来のディジタルＰＬＬ回路
の回路図である（特願平７−３４３１６７号及び特願平
８−３５１０６２号参照）。
の回路図である（特願平７−３４３１６７号及び特願平
８−３５１０６２号参照）。
【０００３】図１３のディジタルＰＬＬ回路は、基準ク
ロック信号をＭ分周する１／Ｍデバイダ６８と、１／Ｍ
デバイダ６８の出力と１／Ｎデバイダ６９の出力とを周
波数比較する周波数比較回路６１と、周波数比較回路６
１からの情報に基づきリングオシレータのディレイ値を
制御するディレイ制御回路６３と、ディレイ制御回路６
３からの制御情報に基づきディレイ値を変更することが
できるディレイ可変回路６６とインバータ６７とからな
るリングオシレータと、リングオシレータの出力クロッ
ク信号をＮ分周する１／Ｎデバイダ６９とにより構成さ
れている。
ロック信号をＭ分周する１／Ｍデバイダ６８と、１／Ｍ
デバイダ６８の出力と１／Ｎデバイダ６９の出力とを周
波数比較する周波数比較回路６１と、周波数比較回路６
１からの情報に基づきリングオシレータのディレイ値を
制御するディレイ制御回路６３と、ディレイ制御回路６
３からの制御情報に基づきディレイ値を変更することが
できるディレイ可変回路６６とインバータ６７とからな
るリングオシレータと、リングオシレータの出力クロッ
ク信号をＮ分周する１／Ｎデバイダ６９とにより構成さ
れている。
【０００４】周波数比較回路６１は、１／Ｍデバイダ６
８及び１／Ｎデバイダ６９からの２つの入力クロック信
号のパルス数をカウンタによりカウントし、カウント数
の大小に基づき２つのクロック信号の周波数比較を行
う。ディレイ制御回路６３は、周波数比較回路６１の情
報に基づき、リングオシレータのＮ分周したクロック周
波数が、基準クロック周波数をＭ分周したクロック周波
数に等しくなるようにリングオシレータのディレイ値を
制御する。
８及び１／Ｎデバイダ６９からの２つの入力クロック信
号のパルス数をカウンタによりカウントし、カウント数
の大小に基づき２つのクロック信号の周波数比較を行
う。ディレイ制御回路６３は、周波数比較回路６１の情
報に基づき、リングオシレータのＮ分周したクロック周
波数が、基準クロック周波数をＭ分周したクロック周波
数に等しくなるようにリングオシレータのディレイ値を
制御する。
【０００５】
【発明が解決しようとする課題】しかし、従来のディジ
タルＰＬＬ回路においては、逓倍数を大きくすることが
困難であるという問題がある。
タルＰＬＬ回路においては、逓倍数を大きくすることが
困難であるという問題がある。
【０００６】例えば、基準クロック信号の周波数を３２
ＫＨｚ、ディジタルＰＬＬ出力クロック信号の周波数を
３２ＭＨｚとして逓倍数を１０００倍にし、各デバイダ
６１，６９の分周値Ｍ＝１，Ｎ＝１０００とする場合を
考える。通常、周波数比較回路６１では、最低でも１０
ビットのカウンタにより１０００カウントはカウントし
なければ精度の良い周波数比較を行うことができない。
一方、ディジタルＰＬＬ出力クロック信号のパルス数が
１０００カウントされたときに、１／Ｎデバイダ６９か
ら周波数比較回路６１への入力クロック信号のパルス数
は１カウントされる。従って、ディジタルＰＬＬ出力ク
ロック信号のパルス数が１０００×１０００＝１０００
０００カウントされたときにようやく１回の比較が可能
となることになる。
ＫＨｚ、ディジタルＰＬＬ出力クロック信号の周波数を
３２ＭＨｚとして逓倍数を１０００倍にし、各デバイダ
６１，６９の分周値Ｍ＝１，Ｎ＝１０００とする場合を
考える。通常、周波数比較回路６１では、最低でも１０
ビットのカウンタにより１０００カウントはカウントし
なければ精度の良い周波数比較を行うことができない。
一方、ディジタルＰＬＬ出力クロック信号のパルス数が
１０００カウントされたときに、１／Ｎデバイダ６９か
ら周波数比較回路６１への入力クロック信号のパルス数
は１カウントされる。従って、ディジタルＰＬＬ出力ク
ロック信号のパルス数が１０００×１０００＝１０００
０００カウントされたときにようやく１回の比較が可能
となることになる。
【０００７】このように大きなカウント値が周波数比較
に必要とされることは、安定したディジタルＰＬＬ出力
クロック信号を出力するのに大きな問題となる。即ち、
リングオシレータの周波数は外部の電圧、温度等によっ
て変動するので、１００００００カウントに１回程度し
か周波数比較を行うことができない従来の回路構成で
は、応答速度が遅すぎてジッタが大きくなってしまうと
いう問題がある。また、ＰＬＬ回路がロックするまでの
ロックインタイムには、最低でも周波数比較が数十回は
必要なので、少なくとも数秒は要することとなり、許容
できるレベルにないという問題もある。
に必要とされることは、安定したディジタルＰＬＬ出力
クロック信号を出力するのに大きな問題となる。即ち、
リングオシレータの周波数は外部の電圧、温度等によっ
て変動するので、１００００００カウントに１回程度し
か周波数比較を行うことができない従来の回路構成で
は、応答速度が遅すぎてジッタが大きくなってしまうと
いう問題がある。また、ＰＬＬ回路がロックするまでの
ロックインタイムには、最低でも周波数比較が数十回は
必要なので、少なくとも数秒は要することとなり、許容
できるレベルにないという問題もある。
【０００８】本発明は上記問題点に鑑みてなされたもの
で、その目的は、低周波数の入力クロック信号から逓倍
数の大きい高周波数のクロック信号の生成において、高
速な周波数比較が可能でロックインタイムが短く、安定
でジッタが小さい構成のクロック逓倍回路を提供するこ
とである。
で、その目的は、低周波数の入力クロック信号から逓倍
数の大きい高周波数のクロック信号の生成において、高
速な周波数比較が可能でロックインタイムが短く、安定
でジッタが小さい構成のクロック逓倍回路を提供するこ
とである。
【０００９】
【課題を解決するための手段】本発明に係るクロック逓
倍回路の第１の構成によれば、所定の出力クロック信号
のパルス数をカウントするカウンタと、所定の出力クロ
ック信号の周期よりも十分に長い第１の周期の１周期あ
たりの所定の出力クロック信号のパルス数についての期
待値を発生する期待値発生回路と、第１の周期ごとに、
カウンタのカウント値と期待値とを比較し、その比較結
果についての比較情報を出力する比較回路と、比較情報
に応じて、所定の出力クロック信号の周波数の変更を指
示するディレイ制御信号を発生するディレイ制御回路
と、ディレイ制御信号に応じて周波数を変更しながら所
定の出力クロック信号を発生する出力クロック信号発生
回路と、を備えたことを特徴とし、この構成により、カ
ウント値と期待値とを比較することとし、かつ、カウン
ト値と期待値との比較の周期を従来のＰＬＬ回路におけ
る周波数比較の周期より大幅に短縮することができるの
で、ロックインタイムを大幅に短縮することができ、そ
の結果、安定でジッタの少ない高周波数出力クロック信
号を高速に生成することが可能となる。
倍回路の第１の構成によれば、所定の出力クロック信号
のパルス数をカウントするカウンタと、所定の出力クロ
ック信号の周期よりも十分に長い第１の周期の１周期あ
たりの所定の出力クロック信号のパルス数についての期
待値を発生する期待値発生回路と、第１の周期ごとに、
カウンタのカウント値と期待値とを比較し、その比較結
果についての比較情報を出力する比較回路と、比較情報
に応じて、所定の出力クロック信号の周波数の変更を指
示するディレイ制御信号を発生するディレイ制御回路
と、ディレイ制御信号に応じて周波数を変更しながら所
定の出力クロック信号を発生する出力クロック信号発生
回路と、を備えたことを特徴とし、この構成により、カ
ウント値と期待値とを比較することとし、かつ、カウン
ト値と期待値との比較の周期を従来のＰＬＬ回路におけ
る周波数比較の周期より大幅に短縮することができるの
で、ロックインタイムを大幅に短縮することができ、そ
の結果、安定でジッタの少ない高周波数出力クロック信
号を高速に生成することが可能となる。
【００１０】上記第１の構成において、カウンタは、第
１の周期ごとにリセットされるものとするとよい。
１の周期ごとにリセットされるものとするとよい。
【００１１】本発明に係るクロック逓倍回路の第２の構
成によれば、所定の出力クロック信号のパルス数をカウ
ントするカウンタと、所定の出力クロック信号の周期よ
りも十分に長い第１の周期ごとに、カウンタのカウント
値を取り込んで出力するレジスタと、第１の周期の１周
期あたりの所定の出力クロック信号のパルス数について
の期待値を発生する期待値発生回路と、第１の周期ごと
に、期待値を累積加算した累積期待値を出力する累積期
待値発生回路と、レジスタから出力されたカウント値と
累積期待値とを比較し、その比較結果についての比較情
報を出力する比較回路と、比較情報に応じて、所定の出
力クロック信号の周波数の変更を指示するディレイ制御
信号を発生するディレイ制御回路と、ディレイ制御信号
に応じて周波数を変更しながら所定の出力クロック信号
を発生する出力クロック信号発生回路と、を備えたこと
を特徴とし、この構成により、カウンタを比較器の比較
周期ごとにリセットせずに、カウントアップし続け、カ
ウント値についての期待値を、２回目の周波数比較のと
きには比較周期１周期分の期待値の２倍、３回目の周波
数比較のときには比較周期１周期分の期待値の３倍、Ｌ
回目の周波数比較のときには比較周期１周期分の期待値
のＬ倍というように累積加算した累積期待値として、カ
ウント値と累積期待値とを比較することとしたので、入
力クロック信号の周期より十分長い周期Ｔでの周波数誤
差を極めて小さくすることができ、その結果、安定でジ
ッタの少ない高周波数出力クロック信号を高速に生成す
ることが可能となる。
成によれば、所定の出力クロック信号のパルス数をカウ
ントするカウンタと、所定の出力クロック信号の周期よ
りも十分に長い第１の周期ごとに、カウンタのカウント
値を取り込んで出力するレジスタと、第１の周期の１周
期あたりの所定の出力クロック信号のパルス数について
の期待値を発生する期待値発生回路と、第１の周期ごと
に、期待値を累積加算した累積期待値を出力する累積期
待値発生回路と、レジスタから出力されたカウント値と
累積期待値とを比較し、その比較結果についての比較情
報を出力する比較回路と、比較情報に応じて、所定の出
力クロック信号の周波数の変更を指示するディレイ制御
信号を発生するディレイ制御回路と、ディレイ制御信号
に応じて周波数を変更しながら所定の出力クロック信号
を発生する出力クロック信号発生回路と、を備えたこと
を特徴とし、この構成により、カウンタを比較器の比較
周期ごとにリセットせずに、カウントアップし続け、カ
ウント値についての期待値を、２回目の周波数比較のと
きには比較周期１周期分の期待値の２倍、３回目の周波
数比較のときには比較周期１周期分の期待値の３倍、Ｌ
回目の周波数比較のときには比較周期１周期分の期待値
のＬ倍というように累積加算した累積期待値として、カ
ウント値と累積期待値とを比較することとしたので、入
力クロック信号の周期より十分長い周期Ｔでの周波数誤
差を極めて小さくすることができ、その結果、安定でジ
ッタの少ない高周波数出力クロック信号を高速に生成す
ることが可能となる。
【００１２】上記第２の構成において、カウンタ、レジ
スタ及び累積期待値発生回路は、第１の周期よりも十分
に長い第２の周期ごとにリセットされるものとするとよ
い。上記第１又は第２の構成において、比較回路は、減
算回路であるものとするとよい。
スタ及び累積期待値発生回路は、第１の周期よりも十分
に長い第２の周期ごとにリセットされるものとするとよ
い。上記第１又は第２の構成において、比較回路は、減
算回路であるものとするとよい。
【００１３】出力クロック信号発生回路は、信号伝搬経
路として直列接続される段数を、ディレイ制御信号に応
じて選択的に変更可能な複数段のディレイ発生回路、及
び、複数段のディレイ発生回路の前段に付加される個数
を、ディレイ制御信号に応じて選択的に変更可能な複数
個の負荷容量により構成されるディレイラインと、ディ
レイラインの出力ノードと入力ノードとの間に接続され
たインバータと、からなるリングオシレータであるもの
とするとよい。
路として直列接続される段数を、ディレイ制御信号に応
じて選択的に変更可能な複数段のディレイ発生回路、及
び、複数段のディレイ発生回路の前段に付加される個数
を、ディレイ制御信号に応じて選択的に変更可能な複数
個の負荷容量により構成されるディレイラインと、ディ
レイラインの出力ノードと入力ノードとの間に接続され
たインバータと、からなるリングオシレータであるもの
とするとよい。
【００１４】出力クロック信号発生回路は、信号伝搬経
路として直列接続される段数を、ディレイ制御信号に応
じて選択的に変更可能な複数段のディレイ発生回路、及
び、複数段のディレイ発生回路の前段に付加される個数
を、ディレイ制御信号に応じて選択的に変更可能な複数
個の負荷容量により構成されるディレイラインと、一方
側入力にディレイラインの出力ノードが接続され、他方
側入力にイネーブル信号が入力され、かつ、出力ノード
がディレイラインの入力ノードに接続されたＮＡＮＤ論
理回路と、からなるリングオシレータであるものとして
もよい。
路として直列接続される段数を、ディレイ制御信号に応
じて選択的に変更可能な複数段のディレイ発生回路、及
び、複数段のディレイ発生回路の前段に付加される個数
を、ディレイ制御信号に応じて選択的に変更可能な複数
個の負荷容量により構成されるディレイラインと、一方
側入力にディレイラインの出力ノードが接続され、他方
側入力にイネーブル信号が入力され、かつ、出力ノード
がディレイラインの入力ノードに接続されたＮＡＮＤ論
理回路と、からなるリングオシレータであるものとして
もよい。
【００１５】
【発明の実施の形態】以下、本発明に係るクロック逓倍
回路の実施の形態について、図面を参照しながら説明す
る。
回路の実施の形態について、図面を参照しながら説明す
る。
【００１６】図１は、本発明の第１の実施の形態に係る
クロック逓倍回路のブロック図である。
クロック逓倍回路のブロック図である。
【００１７】本発明の第１の実施の形態に係るクロック
逓倍回路は、リングオシレータの出力クロック信号のパ
ルス数をカウントするカウンタ１１と、入力クロック信
号の１周期あたりの出力クロック信号のパルス数につい
ての期待値を発生する期待値発生回路１０と、カウンタ
１１からのカウント値と期待値発生回路１０からの期待
値とを比較する比較器１２と、比較器１２からの情報に
基づきリングオシレータのディレイ値を制御するディレ
イ制御回路１３と、ディレイ制御回路１３からの制御信
号によりディレイ値を変更することができるディレイラ
イン１４とインバータ１５とからなるリングオシレータ
とにより構成されている。カウンタ１１及び比較器１２
の動作は、入力クロック信号により制御される。
逓倍回路は、リングオシレータの出力クロック信号のパ
ルス数をカウントするカウンタ１１と、入力クロック信
号の１周期あたりの出力クロック信号のパルス数につい
ての期待値を発生する期待値発生回路１０と、カウンタ
１１からのカウント値と期待値発生回路１０からの期待
値とを比較する比較器１２と、比較器１２からの情報に
基づきリングオシレータのディレイ値を制御するディレ
イ制御回路１３と、ディレイ制御回路１３からの制御信
号によりディレイ値を変更することができるディレイラ
イン１４とインバータ１５とからなるリングオシレータ
とにより構成されている。カウンタ１１及び比較器１２
の動作は、入力クロック信号により制御される。
【００１８】カウンタ１１は、入力クロック信号の１周
期の間における出力クロック信号のパルス数をカウント
する。
期の間における出力クロック信号のパルス数をカウント
する。
【００１９】期待値発生回路１０は、入力クロック信号
の１周期の間理想的な出力クロック信号のパルス数をカ
ウントしたときのカウント値を、比較器１２に入力する
期待値として発生する。例えば、周波数３２ＫＨｚの入
力クロック信号から、周波数３２ＭＨｚの出力クロック
信号を得たい場合には、（１／３２Ｋ）／（１／３２
Ｍ）＝１０００の期待値をバイナリ・データで発生す
る。入力クロック信号の周波数及び得ようとする出力ク
ロック信号の周波数が変更される場合には、入力クロッ
ク信号の周波数及び得ようとする出力クロック信号の周
波数の設定を入力することにより、期待値を算出して発
生させるようにする。また、入力クロック信号の周波数
及び得ようとする出力クロック信号の周波数が常に一定
である場合には、期待値発生回路１０は常に一定の期待
値を発生するもので足りる。尚、期待値発生回路１０
は、この回路が発生する期待値を外部信号により供給す
ることができる場合は、特に設ける必要はない。
の１周期の間理想的な出力クロック信号のパルス数をカ
ウントしたときのカウント値を、比較器１２に入力する
期待値として発生する。例えば、周波数３２ＫＨｚの入
力クロック信号から、周波数３２ＭＨｚの出力クロック
信号を得たい場合には、（１／３２Ｋ）／（１／３２
Ｍ）＝１０００の期待値をバイナリ・データで発生す
る。入力クロック信号の周波数及び得ようとする出力ク
ロック信号の周波数が変更される場合には、入力クロッ
ク信号の周波数及び得ようとする出力クロック信号の周
波数の設定を入力することにより、期待値を算出して発
生させるようにする。また、入力クロック信号の周波数
及び得ようとする出力クロック信号の周波数が常に一定
である場合には、期待値発生回路１０は常に一定の期待
値を発生するもので足りる。尚、期待値発生回路１０
は、この回路が発生する期待値を外部信号により供給す
ることができる場合は、特に設ける必要はない。
【００２０】比較器１２は、入力クロック信号の周期ご
とにカウンタのカウント値と期待値とを比較し、期待値
の方が大きければＤＯＷＮ信号、期待値の方が小さけれ
ばＵＰ信号をそれぞれ出力する。また、期待値とカウン
ト値とが等しい場合には、ＤＯＷＮ信号もＵＰ信号も出
力されない。カウンタ１１は、比較器１２で比較が行わ
れると、直ちにリセットされ次のカウント動作に入る。
とにカウンタのカウント値と期待値とを比較し、期待値
の方が大きければＤＯＷＮ信号、期待値の方が小さけれ
ばＵＰ信号をそれぞれ出力する。また、期待値とカウン
ト値とが等しい場合には、ＤＯＷＮ信号もＵＰ信号も出
力されない。カウンタ１１は、比較器１２で比較が行わ
れると、直ちにリセットされ次のカウント動作に入る。
【００２１】図２は、本発明に係るクロック逓倍回路に
おけるディレイラインの構成の一例を示したブロック図
である。
おけるディレイラインの構成の一例を示したブロック図
である。
【００２２】図２に示したディレイラインは、直列接続
された第１，第２のインバータ２１，２２と、第２のイ
ンバータ２２に直列接続され、２段ごとに接続段数の切
替が可能な複数のインバータ２３，．．．，２４と、複
数のインバータ２３，．．．，２４の接続段数を２段ご
とに切り替えるマルチプレクサ２０と、第１のインバー
タ２１の出力側に接続され、付加される個数を変更する
ことができる可変負荷容量Ｃn1〜Ｃnmと、第２のインバ
ータ２２の出力側に接続され、付加される個数を変更す
ることができる可変負荷容量Ｃnm+1〜Ｃnnとから構成さ
れている。各負荷容量Ｃn1〜Ｃnnは、アナログスイッチ
によりキャパシタ２５を第１又は第２のインバータ２
１，２２に対し接続又は切断することができるようにな
っている。
された第１，第２のインバータ２１，２２と、第２のイ
ンバータ２２に直列接続され、２段ごとに接続段数の切
替が可能な複数のインバータ２３，．．．，２４と、複
数のインバータ２３，．．．，２４の接続段数を２段ご
とに切り替えるマルチプレクサ２０と、第１のインバー
タ２１の出力側に接続され、付加される個数を変更する
ことができる可変負荷容量Ｃn1〜Ｃnmと、第２のインバ
ータ２２の出力側に接続され、付加される個数を変更す
ることができる可変負荷容量Ｃnm+1〜Ｃnnとから構成さ
れている。各負荷容量Ｃn1〜Ｃnnは、アナログスイッチ
によりキャパシタ２５を第１又は第２のインバータ２
１，２２に対し接続又は切断することができるようにな
っている。
【００２３】図２のディレイラインにおいては、マルチ
プレクサに入力される制御信号Ｅl1〜Ｅllにより直列接
続されるインバータの段数を選択することにより、イン
バータ２段ごとの比較的大きな幅でのディレイ値の変更
を行うことができる。また、制御信号Ｅn1〜Ｅnnによ
り、負荷容量Ｃn1〜Ｃnnのうち任意のものを選択的に接
続することができる。即ち、制御信号Ｅn1〜Ｅnnのうち
“１”になっている個数分の負荷容量が第１，第２のイ
ンバータ２１，２２に付加されるようになっている。付
加される負荷容量の個数を変更することにより、数ｐｓ
から数十ｐｓ単位の微小な幅でのディレイ値の変更を行
うことができる。
プレクサに入力される制御信号Ｅl1〜Ｅllにより直列接
続されるインバータの段数を選択することにより、イン
バータ２段ごとの比較的大きな幅でのディレイ値の変更
を行うことができる。また、制御信号Ｅn1〜Ｅnnによ
り、負荷容量Ｃn1〜Ｃnnのうち任意のものを選択的に接
続することができる。即ち、制御信号Ｅn1〜Ｅnnのうち
“１”になっている個数分の負荷容量が第１，第２のイ
ンバータ２１，２２に付加されるようになっている。付
加される負荷容量の個数を変更することにより、数ｐｓ
から数十ｐｓ単位の微小な幅でのディレイ値の変更を行
うことができる。
【００２４】図３は、図２のディレイラインのディレイ
特性を示すグラフである。横軸は付加される負荷容量の
個数を、縦軸はディレイ値をそれぞれ示している。ま
た、直列接続されるインバータの段数がパラメータとな
っており、ＯＰ２はインバータ２段、ＯＰ４はインバー
タ４段、ＯＰ６はインバータ６段が直列接続されるよう
に、制御信号Ｅl1〜Ｅllによる選択を行ったときのディ
レイ特性をそれぞれ示している。
特性を示すグラフである。横軸は付加される負荷容量の
個数を、縦軸はディレイ値をそれぞれ示している。ま
た、直列接続されるインバータの段数がパラメータとな
っており、ＯＰ２はインバータ２段、ＯＰ４はインバー
タ４段、ＯＰ６はインバータ６段が直列接続されるよう
に、制御信号Ｅl1〜Ｅllによる選択を行ったときのディ
レイ特性をそれぞれ示している。
【００２５】図４は、本発明に係るクロック逓倍回路に
おけるディレイラインの構成の他の例を示したブロック
図である。図４のディレイラインは、全体的な構成は図
２のディレイラインと同様であるが、各負荷容量Ｃn1〜
Ｃnnがトランジスタ１個でそれぞれ構成されている点が
異なっている。各負荷容量Ｃn1〜Ｃnnを構成するトラン
ジスタのオン・オフにより、第１又は第２のインバータ
２１，２２に負荷される容量を制御し、これにより微小
な幅でのディレイ値の変更を行うことができるようにし
たものである。尚、マルチプレクサに入力される制御信
号Ｅl1〜Ｅllにより直列接続されるインバータの段数を
選択することにより、図２のディレイラインと同様に、
インバータ２段ごとの比較的大きな幅でのディレイ値の
変更を行うことができる。
おけるディレイラインの構成の他の例を示したブロック
図である。図４のディレイラインは、全体的な構成は図
２のディレイラインと同様であるが、各負荷容量Ｃn1〜
Ｃnnがトランジスタ１個でそれぞれ構成されている点が
異なっている。各負荷容量Ｃn1〜Ｃnnを構成するトラン
ジスタのオン・オフにより、第１又は第２のインバータ
２１，２２に負荷される容量を制御し、これにより微小
な幅でのディレイ値の変更を行うことができるようにし
たものである。尚、マルチプレクサに入力される制御信
号Ｅl1〜Ｅllにより直列接続されるインバータの段数を
選択することにより、図２のディレイラインと同様に、
インバータ２段ごとの比較的大きな幅でのディレイ値の
変更を行うことができる。
【００２６】尚、図２又は図４に示したディレイライン
の構成は、第１の実施の形態の他、後述する各実施の形
態についても共通のものである。
の構成は、第１の実施の形態の他、後述する各実施の形
態についても共通のものである。
【００２７】図１に示した本発明の第１の実施の形態に
係るクロック逓倍回路においては、比較器１２からのＵ
Ｐ信号又はＤＯＷＮ信号に応じてディレイ制御回路１３
が、リングオシレータを構成するディレイライン１４の
ディレイ値を制御するディレイ制御信号Ｅn1〜Ｅnn及び
Ｅl1〜Ｅllを出力する。
係るクロック逓倍回路においては、比較器１２からのＵ
Ｐ信号又はＤＯＷＮ信号に応じてディレイ制御回路１３
が、リングオシレータを構成するディレイライン１４の
ディレイ値を制御するディレイ制御信号Ｅn1〜Ｅnn及び
Ｅl1〜Ｅllを出力する。
【００２８】比較器１２によるカウント値と期待値との
比較の結果、期待値の方が小さければ、比較器１２から
ＵＰ信号が出力される。比較器１２からＵＰ信号が出力
されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち
“１”の状態にある信号の個数を１個増加させることに
より、第１又は第２のインバータ２１，２２に付加され
る負荷容量の個数が１個増加し、リングオシレータの出
力クロック信号の周波数は低下する。その結果、入力ク
ロック信号の次の周期後の比較では、カウンタ１１のカ
ウント値が前回より小さくなる。比較器１２による比較
の結果、期待値の方が小さければさらにＵＰ信号が出力
され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態
にある信号の個数をさらに１個増加させる。ディレイ制
御信号Ｅn1〜Ｅnnの総てが“１”の状態である場合には
これ以上負荷容量を付加することができないので、その
場合には直列接続されるインバータの段数を２段増加さ
せるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１
アドレス増加させ、かつ、付加される負荷容量の個数を
制御するディレイ制御信号Ｅn1〜Ｅnnを総て“０”の状
態にする。このような動作を繰り返すうちに期待値とカ
ウント値が一致するようになる。
比較の結果、期待値の方が小さければ、比較器１２から
ＵＰ信号が出力される。比較器１２からＵＰ信号が出力
されたときには、ディレイ制御信号Ｅn1〜Ｅnnのうち
“１”の状態にある信号の個数を１個増加させることに
より、第１又は第２のインバータ２１，２２に付加され
る負荷容量の個数が１個増加し、リングオシレータの出
力クロック信号の周波数は低下する。その結果、入力ク
ロック信号の次の周期後の比較では、カウンタ１１のカ
ウント値が前回より小さくなる。比較器１２による比較
の結果、期待値の方が小さければさらにＵＰ信号が出力
され、ディレイ制御信号Ｅn1〜Ｅnnのうち“１”の状態
にある信号の個数をさらに１個増加させる。ディレイ制
御信号Ｅn1〜Ｅnnの総てが“１”の状態である場合には
これ以上負荷容量を付加することができないので、その
場合には直列接続されるインバータの段数を２段増加さ
せるようにディレイ制御信号Ｅl1〜Ｅllのアドレスを１
アドレス増加させ、かつ、付加される負荷容量の個数を
制御するディレイ制御信号Ｅn1〜Ｅnnを総て“０”の状
態にする。このような動作を繰り返すうちに期待値とカ
ウント値が一致するようになる。
【００２９】一方、比較器１２によるカウント値と期待
値との比較の結果、期待値の方が大きければ、比較器１
２からＤＯＷＮ信号が出力される。比較器１２からＤＯ
ＷＮ信号が出力されたときには、ディレイ制御信号Ｅn1
〜Ｅnnのうち“１”の状態にある信号の個数を１個減少
させることにより、第１又は第２のインバータ２１，２
２に付加される負荷容量の個数が１個減少し、リングオ
シレータの出力クロック信号の周波数は上昇する。その
結果、入力クロック信号の次の周期後の比較では、カウ
ンタ１１のカウント値が前回より大きくなる。比較器１
２による比較の結果、期待値の方が大きければさらにＤ
ＯＷＮ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnの
うち“１”の状態にある信号の個数をさらに１個減少さ
せる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“０”の状
態である場合には付加されている負荷容量をこれ以上減
少させることができないので、その場合には直列接続さ
れるインバータの段数を２段減少させるようにディレイ
制御信号Ｅl1〜Ｅllのアドレスを１アドレス減少させ、
かつ、付加される負荷容量の個数を制御するディレイ制
御信号Ｅn1〜Ｅnnを総て“１”の状態にする。このよう
な動作を繰り返すうちに期待値とカウント値が一致する
ようになる。
値との比較の結果、期待値の方が大きければ、比較器１
２からＤＯＷＮ信号が出力される。比較器１２からＤＯ
ＷＮ信号が出力されたときには、ディレイ制御信号Ｅn1
〜Ｅnnのうち“１”の状態にある信号の個数を１個減少
させることにより、第１又は第２のインバータ２１，２
２に付加される負荷容量の個数が１個減少し、リングオ
シレータの出力クロック信号の周波数は上昇する。その
結果、入力クロック信号の次の周期後の比較では、カウ
ンタ１１のカウント値が前回より大きくなる。比較器１
２による比較の結果、期待値の方が大きければさらにＤ
ＯＷＮ信号が出力され、ディレイ制御信号Ｅn1〜Ｅnnの
うち“１”の状態にある信号の個数をさらに１個減少さ
せる。ディレイ制御信号Ｅn1〜Ｅnnの総てが“０”の状
態である場合には付加されている負荷容量をこれ以上減
少させることができないので、その場合には直列接続さ
れるインバータの段数を２段減少させるようにディレイ
制御信号Ｅl1〜Ｅllのアドレスを１アドレス減少させ、
かつ、付加される負荷容量の個数を制御するディレイ制
御信号Ｅn1〜Ｅnnを総て“１”の状態にする。このよう
な動作を繰り返すうちに期待値とカウント値が一致する
ようになる。
【００３０】従来のＰＬＬ回路においては、入力クロッ
ク信号の周波数とリングオシレータの出力信号の周波数
とを入力クロック信号の約１０００周期ごとのタイミン
グで比較していたのに対し、本発明に係るクロック逓倍
回路においては、リングオシレータの出力信号のパルス
数とそのパルス数についての期待値とを入力クロック信
号の１周期ごとのタイミングで比較することとしたの
で、ロックインタイムを約１０００分の１と大幅に短縮
することができ、その結果、安定でジッタの少ない高周
波数出力クロック信号を高速に生成することが可能とな
る。
ク信号の周波数とリングオシレータの出力信号の周波数
とを入力クロック信号の約１０００周期ごとのタイミン
グで比較していたのに対し、本発明に係るクロック逓倍
回路においては、リングオシレータの出力信号のパルス
数とそのパルス数についての期待値とを入力クロック信
号の１周期ごとのタイミングで比較することとしたの
で、ロックインタイムを約１０００分の１と大幅に短縮
することができ、その結果、安定でジッタの少ない高周
波数出力クロック信号を高速に生成することが可能とな
る。
【００３１】図５は、本発明の第１の実施の形態に係る
クロック逓倍回路の変形例のブロック図である。この変
形例は、第１の実施の形態においてリングオシレータを
構成していたインバータ１５の変わりに２入力ＮＡＮＤ
論理回路１６を用いている点のみが異なっている。２入
力ＮＡＮＤ論理回路１６の一方側入力にはディレイライ
ン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路
１６の出力をディレイライン１４に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路１６の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
クロック逓倍回路の変形例のブロック図である。この変
形例は、第１の実施の形態においてリングオシレータを
構成していたインバータ１５の変わりに２入力ＮＡＮＤ
論理回路１６を用いている点のみが異なっている。２入
力ＮＡＮＤ論理回路１６の一方側入力にはディレイライ
ン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路
１６の出力をディレイライン１４に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路１６の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
【００３２】図６は、本発明の第２の実施の形態に係る
クロック逓倍回路のブロック図である。本発明の第２の
実施の形態に係るクロック逓倍回路は、図１に示した本
発明の第１の実施の形態に係るクロック逓倍回路におけ
る比較器１２の代わりに減算器１７を用いている点のみ
が第１の実施の形態と異なっている。
クロック逓倍回路のブロック図である。本発明の第２の
実施の形態に係るクロック逓倍回路は、図１に示した本
発明の第１の実施の形態に係るクロック逓倍回路におけ
る比較器１２の代わりに減算器１７を用いている点のみ
が第１の実施の形態と異なっている。
【００３３】本発明の第２の実施の形態に係るクロック
逓倍回路においては、減算器１７における減算出力のＭ
ＳＢ（Most Significant Bit：最上位ビット）は符号ビ
ットであり、ＭＳＢが“１”であればカウント値より期
待値の方が大きいことを示し、逆にＭＳＢが“０”であ
ればカウント値より期待値の方が小さいことを示す。ま
た、減算出力の総てが“０”であれば期待値とカウント
値とが等しいことを示す。従って、減算出力のＭＳＢが
“１”のときはＤＯＷＮ信号が出力され、減算出力のＭ
ＳＢが“０”で減算出力のその他のビットのいずれかが
“０”以外であれば、ＵＰ信号が出力され、また、減算
出力の各ビットが総て“０”であればＤＯＷＮ信号もＵ
Ｐ信号も出力されないようにする。そして、減算器１７
からＵＰ信号又はＤＯＷＮ信号が出力されたとき、減算
結果（周波数誤差）の大きさに応じてディレイ値の更新
量を変更することにより、さらにロックインタイムを短
縮することが可能となる。
逓倍回路においては、減算器１７における減算出力のＭ
ＳＢ（Most Significant Bit：最上位ビット）は符号ビ
ットであり、ＭＳＢが“１”であればカウント値より期
待値の方が大きいことを示し、逆にＭＳＢが“０”であ
ればカウント値より期待値の方が小さいことを示す。ま
た、減算出力の総てが“０”であれば期待値とカウント
値とが等しいことを示す。従って、減算出力のＭＳＢが
“１”のときはＤＯＷＮ信号が出力され、減算出力のＭ
ＳＢが“０”で減算出力のその他のビットのいずれかが
“０”以外であれば、ＵＰ信号が出力され、また、減算
出力の各ビットが総て“０”であればＤＯＷＮ信号もＵ
Ｐ信号も出力されないようにする。そして、減算器１７
からＵＰ信号又はＤＯＷＮ信号が出力されたとき、減算
結果（周波数誤差）の大きさに応じてディレイ値の更新
量を変更することにより、さらにロックインタイムを短
縮することが可能となる。
【００３４】例えば、ディレイライン１４の負荷容量に
ついて１アドレスの更新に対して出力クロック信号のパ
ルス数のカウント値が１／２カウントだけ変動するよう
にディレイライン１４を設計し、以下の表１に示すよう
に、カウント誤差に応じてディレイ値を更新する更新ア
ドレスを設定した場合を考える。
ついて１アドレスの更新に対して出力クロック信号のパ
ルス数のカウント値が１／２カウントだけ変動するよう
にディレイライン１４を設計し、以下の表１に示すよう
に、カウント誤差に応じてディレイ値を更新する更新ア
ドレスを設定した場合を考える。
【００３５】
【表１】 また、この場合におけるカウント誤差を収束させる制御
の一例を、以下の表２に示す。
の一例を、以下の表２に示す。
【００３６】
【表２】 表２に示されるように、最初の比較でカウント誤差が１
００あったとすると、図１に示した本発明の第１の実施
の形態に係るクロック逓倍回路の構成では１００回の比
較が必要とされるのに対し、図６に示した本発明の第２
の実施の形態に係るクロック逓倍回路の構成では、表１
に従った制御を行うことにより、カウント誤差が収束す
るまでの様子は表２に示した通りになり、２０回の比較
でロックさせることができる。３２ＫＨｚの入力クロッ
ク信号で比較を行ったとすると、ロックインタイムは
（１／３２Ｋ）×２０＝６２５μｓとなる。一方、従来
のＰＬＬ回路の構成の場合のロックインタイムは１００
０×（１／３２Ｋ）×１００＝３．１２５ｓであり、大
幅にロックインタイムを短縮することができる。
００あったとすると、図１に示した本発明の第１の実施
の形態に係るクロック逓倍回路の構成では１００回の比
較が必要とされるのに対し、図６に示した本発明の第２
の実施の形態に係るクロック逓倍回路の構成では、表１
に従った制御を行うことにより、カウント誤差が収束す
るまでの様子は表２に示した通りになり、２０回の比較
でロックさせることができる。３２ＫＨｚの入力クロッ
ク信号で比較を行ったとすると、ロックインタイムは
（１／３２Ｋ）×２０＝６２５μｓとなる。一方、従来
のＰＬＬ回路の構成の場合のロックインタイムは１００
０×（１／３２Ｋ）×１００＝３．１２５ｓであり、大
幅にロックインタイムを短縮することができる。
【００３７】図７は、本発明の第２の実施の形態に係る
クロック逓倍回路の変形例のブロック図である。この変
形例は、第２の実施の形態においてリングオシレータを
構成していたインバータ１５の変わりに２入力ＮＡＮＤ
論理回路１６を用いている点のみが異なっている。２入
力ＮＡＮＤ論理回路１６の一方側入力にはディレイライ
ン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路
１６の出力をディレイライン１４に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路１６の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
クロック逓倍回路の変形例のブロック図である。この変
形例は、第２の実施の形態においてリングオシレータを
構成していたインバータ１５の変わりに２入力ＮＡＮＤ
論理回路１６を用いている点のみが異なっている。２入
力ＮＡＮＤ論理回路１６の一方側入力にはディレイライ
ン１４の出力を入力し、かつ、２入力ＮＡＮＤ論理回路
１６の出力をディレイライン１４に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路１６の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
【００３８】図８は、本発明の第３の実施の形態に係る
クロック逓倍回路のブロック図である。
クロック逓倍回路のブロック図である。
【００３９】本発明の第３の実施の形態に係るクロック
逓倍回路は、各ブロックに入力される入力クロック信号
を発生するクロック発生回路３１と、リングオシレータ
の出力クロック信号のパルス数をカウントするＭビット
カウンタ３２と、Ｍビットカウンタ３２のカウント値を
入力クロック信号の周期ごとに取り込むＭビットレジス
タ３３と、入力クロック信号の１周期あたりの出力クロ
ック信号のパルス数についての期待値を発生する期待値
発生回路３０と、入力クロック信号の周期ごとに、前回
の周波数比較において出力した出力期待値に、期待値発
生回路３０から入力された入力期待値を加算して出力す
る累積期待値発生回路３４と、Ｍビットレジスタから出
力された累積カウント値と累積期待値発生回路の出力期
待値とを比較するＭビット比較器３５と、Ｍビット比較
器３５からの情報に応じてリングオシレータのディレイ
値を制御するディレイ制御回路３６と、ディレイ制御回
路３６からの制御信号によりディレイ値を変更すること
ができるディレイライン３７とインバータ３８とからな
るリングオシレータとから構成されている。
逓倍回路は、各ブロックに入力される入力クロック信号
を発生するクロック発生回路３１と、リングオシレータ
の出力クロック信号のパルス数をカウントするＭビット
カウンタ３２と、Ｍビットカウンタ３２のカウント値を
入力クロック信号の周期ごとに取り込むＭビットレジス
タ３３と、入力クロック信号の１周期あたりの出力クロ
ック信号のパルス数についての期待値を発生する期待値
発生回路３０と、入力クロック信号の周期ごとに、前回
の周波数比較において出力した出力期待値に、期待値発
生回路３０から入力された入力期待値を加算して出力す
る累積期待値発生回路３４と、Ｍビットレジスタから出
力された累積カウント値と累積期待値発生回路の出力期
待値とを比較するＭビット比較器３５と、Ｍビット比較
器３５からの情報に応じてリングオシレータのディレイ
値を制御するディレイ制御回路３６と、ディレイ制御回
路３６からの制御信号によりディレイ値を変更すること
ができるディレイライン３７とインバータ３８とからな
るリングオシレータとから構成されている。
【００４０】Ｍビットカウンタ３２は、入力クロック信
号の１周期の間における出力クロック信号のパルス数を
カウントする。Ｍビットレジスタ３３は、入力クロック
の周期ごとにＭビットカウンタ３２のカウント値を取り
込んで出力する。
号の１周期の間における出力クロック信号のパルス数を
カウントする。Ｍビットレジスタ３３は、入力クロック
の周期ごとにＭビットカウンタ３２のカウント値を取り
込んで出力する。
【００４１】本発明の第３の実施の形態に係るクロック
逓倍回路が、図１に示した本発明の第１の実施の形態に
係るクロック逓倍回路と異なる点は、入力クロック信号
の１周期より十分長い周期Ｔの間、Ｍビットカウンタ３
２のカウント値をリセットしないようにした点にある。
第１の実施の形態においては、入力クロック信号の１周
期ごとにカウンタ１１がリセットされたが、第３の実施
の形態では入力クロック信号の１周期より十分長い周期
ＴごとにＭビットカウンタ３２がリセットされる。尚、
Ｍビットカウンタ３２がリセットされる十分長い周期Ｔ
は、クロック発生回路３１に入力されるリセット周期制
御信号（周期Ｔ）により制御される。
逓倍回路が、図１に示した本発明の第１の実施の形態に
係るクロック逓倍回路と異なる点は、入力クロック信号
の１周期より十分長い周期Ｔの間、Ｍビットカウンタ３
２のカウント値をリセットしないようにした点にある。
第１の実施の形態においては、入力クロック信号の１周
期ごとにカウンタ１１がリセットされたが、第３の実施
の形態では入力クロック信号の１周期より十分長い周期
ＴごとにＭビットカウンタ３２がリセットされる。尚、
Ｍビットカウンタ３２がリセットされる十分長い周期Ｔ
は、クロック発生回路３１に入力されるリセット周期制
御信号（周期Ｔ）により制御される。
【００４２】従って、Ｍビットカウンタ３２がリセット
されるまでの間、カウント値についての理想的な期待値
は、２回目の周波数比較のときには１周期分の期待値の
２倍、３回目の周波数比較のときには１周期分の期待値
の３倍、Ｌ回目の周波数比較のときには１周期分の期待
値のＬ倍と変化するので、期待値発生回路３０が発生し
た期待値を累積加算する累積期待値発生回路３４を設け
ている。
されるまでの間、カウント値についての理想的な期待値
は、２回目の周波数比較のときには１周期分の期待値の
２倍、３回目の周波数比較のときには１周期分の期待値
の３倍、Ｌ回目の周波数比較のときには１周期分の期待
値のＬ倍と変化するので、期待値発生回路３０が発生し
た期待値を累積加算する累積期待値発生回路３４を設け
ている。
【００４３】期待値発生回路３０は、入力クロック信号
の１周期の間理想的な出力クロック信号のパルス数をカ
ウントしたときのカウント値を、比較器１２に入力する
期待値として発生する。例えば、周波数３２ＫＨｚの入
力クロック信号から、周波数６４ＭＨｚの出力クロック
信号を得たい場合には、（１／３２Ｋ）／（１／６４
Ｍ）＝２０００の期待値をバイナリ・データで発生す
る。入力クロック信号の周波数及び得ようとする出力ク
ロック信号の周波数が変更される場合には、入力クロッ
ク信号の周波数及び得ようとする出力クロック信号の周
波数の設定を入力することにより、期待値を算出して発
生させるようにする。また、入力クロック信号の周波数
及び得ようとする出力クロック信号の周波数が常に一定
である場合には、期待値発生回路１０は常に一定の期待
値を発生するもので足りる。
の１周期の間理想的な出力クロック信号のパルス数をカ
ウントしたときのカウント値を、比較器１２に入力する
期待値として発生する。例えば、周波数３２ＫＨｚの入
力クロック信号から、周波数６４ＭＨｚの出力クロック
信号を得たい場合には、（１／３２Ｋ）／（１／６４
Ｍ）＝２０００の期待値をバイナリ・データで発生す
る。入力クロック信号の周波数及び得ようとする出力ク
ロック信号の周波数が変更される場合には、入力クロッ
ク信号の周波数及び得ようとする出力クロック信号の周
波数の設定を入力することにより、期待値を算出して発
生させるようにする。また、入力クロック信号の周波数
及び得ようとする出力クロック信号の周波数が常に一定
である場合には、期待値発生回路１０は常に一定の期待
値を発生するもので足りる。
【００４４】図９は、累積期待値発生回路の構成の一例
を示したブロック図である。
を示したブロック図である。
【００４５】図８における累積期待値発生回路３４は、
図９に示されるように、Ｍビットアダー４１とＭビット
レジスタ４２とが環状に接続され、Ｍビットレジスタ４
２から出力された前回の周波数比較における出力期待値
と入力された入力期待値とをＭビットアダー４１に入力
して加算し、加算の結果得られた累積期待値を入力クロ
ック信号の周期ごとにＭビットレジスタ４２に取り込む
ように構成されている。ここで、Ｍビットアダー４１及
びＭビットレジスタ４２のビット数Ｍは、Ｎビットの期
待値をＬ回加算してもオーバーフローしないように設定
することが必要である。尚、加算の回数Ｌ回は、十分長
い周期Ｔに含まれる入力クロック信号の周期の数に等し
い。
図９に示されるように、Ｍビットアダー４１とＭビット
レジスタ４２とが環状に接続され、Ｍビットレジスタ４
２から出力された前回の周波数比較における出力期待値
と入力された入力期待値とをＭビットアダー４１に入力
して加算し、加算の結果得られた累積期待値を入力クロ
ック信号の周期ごとにＭビットレジスタ４２に取り込む
ように構成されている。ここで、Ｍビットアダー４１及
びＭビットレジスタ４２のビット数Ｍは、Ｎビットの期
待値をＬ回加算してもオーバーフローしないように設定
することが必要である。尚、加算の回数Ｌ回は、十分長
い周期Ｔに含まれる入力クロック信号の周期の数に等し
い。
【００４６】尚、期待値発生回路３０及び累積期待値発
生回路３４は、累積期待値発生回路３４が発生する累積
期待値を外部信号により供給することができる場合は、
特に設ける必要はない。
生回路３４は、累積期待値発生回路３４が発生する累積
期待値を外部信号により供給することができる場合は、
特に設ける必要はない。
【００４７】次に、図８のＭビット比較器３５では、入
力クロック信号の周期ごとに、Ｍビットレジスタ３３の
カウント値と、累積期待値発生回路の出力期待値とを比
較する。
力クロック信号の周期ごとに、Ｍビットレジスタ３３の
カウント値と、累積期待値発生回路の出力期待値とを比
較する。
【００４８】図１０は、Ｍビット比較器を減算回路で構
成した例を示したブロック図である。図１０に示される
ように、この例では、図８におけるＭビット比較器３５
としてＭビット減算器５１が用いられており、これにＭ
ビットレジスタ３３のカウント値Ａと、累積期待値発生
回路の出力期待値Ｂとが入力されるようになっている。
成した例を示したブロック図である。図１０に示される
ように、この例では、図８におけるＭビット比較器３５
としてＭビット減算器５１が用いられており、これにＭ
ビットレジスタ３３のカウント値Ａと、累積期待値発生
回路の出力期待値Ｂとが入力されるようになっている。
【００４９】Ｍビット減算器５１の減算出力のＭＳＢは
符号ビットであり、ＭＳＢが“１”であればカウント値
より累積期待値の方が大きいことを示し、逆にＭＳＢが
“０”であればカウント値より累積期待値の方が小さい
ことを示す。また、減算出力の総てが“０”であれば累
積期待値とカウント値とが等しいことを示す。従って、
減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力
され、減算出力のＭＳＢが“０”で減算出力のその他の
ビットのいずれかが“０”以外であれば、ＵＰ信号が出
力され、また、減算出力の各ビットが総て“０”であれ
ばＤＯＷＮ信号もＵＰ信号も出力されないようにする。
符号ビットであり、ＭＳＢが“１”であればカウント値
より累積期待値の方が大きいことを示し、逆にＭＳＢが
“０”であればカウント値より累積期待値の方が小さい
ことを示す。また、減算出力の総てが“０”であれば累
積期待値とカウント値とが等しいことを示す。従って、
減算出力のＭＳＢが“１”のときはＤＯＷＮ信号が出力
され、減算出力のＭＳＢが“０”で減算出力のその他の
ビットのいずれかが“０”以外であれば、ＵＰ信号が出
力され、また、減算出力の各ビットが総て“０”であれ
ばＤＯＷＮ信号もＵＰ信号も出力されないようにする。
【００５０】Ｍビット比較器３５による比較の後、図８
のディレイ制御回路３６ではＭビット比較器３５からの
情報に応じてディレイライン３７のディレイ値を制御す
る。図１０のＭビット比較器３５、即ちＭビット減算器
５１を用いた場合には、ＭＳＢに応じてディレイアドレ
スをＵＰするかＤＯＷＮするかを決定し、ディレイアド
レスを更新するかどうかは誤差データの絶対値（減算出
力の絶対値でＭＳＢ以外のビット）により制御する。例
えば、前回の比較における誤差データを保持しておき、
前回の誤差データの絶対値と今回の誤差データの絶対値
とを比較し、誤差データの絶対値が小さくなっていると
きはディレイアドレスを保持し、誤差データの絶対値が
等しいか又は大きくなっているときはディレイアドレス
を更新するようにする。また、ディレイアドレスを更新
する際の更新量は誤差データの絶対値に応じて決定され
る。例えば、以下の表３のようにするとよい。
のディレイ制御回路３６ではＭビット比較器３５からの
情報に応じてディレイライン３７のディレイ値を制御す
る。図１０のＭビット比較器３５、即ちＭビット減算器
５１を用いた場合には、ＭＳＢに応じてディレイアドレ
スをＵＰするかＤＯＷＮするかを決定し、ディレイアド
レスを更新するかどうかは誤差データの絶対値（減算出
力の絶対値でＭＳＢ以外のビット）により制御する。例
えば、前回の比較における誤差データを保持しておき、
前回の誤差データの絶対値と今回の誤差データの絶対値
とを比較し、誤差データの絶対値が小さくなっていると
きはディレイアドレスを保持し、誤差データの絶対値が
等しいか又は大きくなっているときはディレイアドレス
を更新するようにする。また、ディレイアドレスを更新
する際の更新量は誤差データの絶対値に応じて決定され
る。例えば、以下の表３のようにするとよい。
【００５１】
【表３】 ディレイアドレスのうち容量アドレスの更新により次回
のカウント値が１カウント変動するようにディレイライ
ンを設計し、最初の比較でカウント誤差が５０あったと
した場合における制御の一例を、以下の表４に示す。
のカウント値が１カウント変動するようにディレイライ
ンを設計し、最初の比較でカウント誤差が５０あったと
した場合における制御の一例を、以下の表４に示す。
【００５２】
【表４】 カウント誤差は１回ごとの比較で生じた誤差を示し、累
積カウント誤差は各回のカウント誤差の累計である。表
４において、２回目の比較までは累積カウント誤差が増
加しているので、リングオシレータの出力クロック信号
の方が周波数が高く位相誤差が増加しているといえる。
このため、ディレイアドレスの更新を表３の制御に従っ
て行っている。３回目の比較では累積カウント誤差が減
少してリングオシレータの出力クロック信号の方が周波
数が若干低くなっており、位相誤差に相当する累積カウ
ント誤差が減少しているので、それ以降はディレイアド
レスの更新は行なっていない。しかしながら、リングオ
シレータの出力クロック信号の周波数は若干低くなって
いるので、そのアドレスに固定することにより、１３回
目の比較までは位相誤差に相当する累積カウント誤差は
確実に減少している。１４回目、１５回目の比較では累
積カウント誤差の絶対値が前回より増加しているので、
アドレスの更新を表３の制御に従って行なっている。こ
のように、累積カウント誤差の絶対値が減少していれば
ディレイアドレスを保持し、累積カウント誤差が増加し
ているか又は等しければディレイアドレスを更新し、そ
のときの更新量は、ディレイ値の更新によるカウント数
の補正値が累積カウント誤差より小さくなるようにすれ
ば、確実に累積カウント誤差が０に収束するように動作
させることができる。
積カウント誤差は各回のカウント誤差の累計である。表
４において、２回目の比較までは累積カウント誤差が増
加しているので、リングオシレータの出力クロック信号
の方が周波数が高く位相誤差が増加しているといえる。
このため、ディレイアドレスの更新を表３の制御に従っ
て行っている。３回目の比較では累積カウント誤差が減
少してリングオシレータの出力クロック信号の方が周波
数が若干低くなっており、位相誤差に相当する累積カウ
ント誤差が減少しているので、それ以降はディレイアド
レスの更新は行なっていない。しかしながら、リングオ
シレータの出力クロック信号の周波数は若干低くなって
いるので、そのアドレスに固定することにより、１３回
目の比較までは位相誤差に相当する累積カウント誤差は
確実に減少している。１４回目、１５回目の比較では累
積カウント誤差の絶対値が前回より増加しているので、
アドレスの更新を表３の制御に従って行なっている。こ
のように、累積カウント誤差の絶対値が減少していれば
ディレイアドレスを保持し、累積カウント誤差が増加し
ているか又は等しければディレイアドレスを更新し、そ
のときの更新量は、ディレイ値の更新によるカウント数
の補正値が累積カウント誤差より小さくなるようにすれ
ば、確実に累積カウント誤差が０に収束するように動作
させることができる。
【００５３】以上のように、本発明の第３の実施の形態
に係るクロック逓倍回路においては、カウンタを入力ク
ロック信号の周期ごとにリセットせずに、カウントアッ
プし続け、カウント値についての期待値を、２回目の周
波数比較のときには入力クロック信号の１周期分の期待
値の２倍、３回目の周波数比較のときには入力クロック
信号の１周期分の期待値の３倍、Ｌ回目の周波数比較の
ときには入力クロック信号の１周期分の期待値のＬ倍と
いうように累積加算した累積期待値とし、入力クロック
信号の周期ごとにカウント値と累積期待値とを比較する
こととしたので、周波数比較１回当たりの周波数誤差は
変わらないが、入力クロック信号の周期より十分長い周
期Ｔでの周波数誤差を極めて小さくすることが可能とな
った。その結果、安定でジッタの少ない高周波数出力ク
ロック信号を高速に生成することが可能となる。
に係るクロック逓倍回路においては、カウンタを入力ク
ロック信号の周期ごとにリセットせずに、カウントアッ
プし続け、カウント値についての期待値を、２回目の周
波数比較のときには入力クロック信号の１周期分の期待
値の２倍、３回目の周波数比較のときには入力クロック
信号の１周期分の期待値の３倍、Ｌ回目の周波数比較の
ときには入力クロック信号の１周期分の期待値のＬ倍と
いうように累積加算した累積期待値とし、入力クロック
信号の周期ごとにカウント値と累積期待値とを比較する
こととしたので、周波数比較１回当たりの周波数誤差は
変わらないが、入力クロック信号の周期より十分長い周
期Ｔでの周波数誤差を極めて小さくすることが可能とな
った。その結果、安定でジッタの少ない高周波数出力ク
ロック信号を高速に生成することが可能となる。
【００５４】図１１は、本発明の第３の実施の形態に係
るクロック逓倍回路がロックするまでの累積カウント値
の変化の様子を累積期待値との関係において示したグラ
フである。尚、表３及び表４に示した例の数値と一致す
るものではない。
るクロック逓倍回路がロックするまでの累積カウント値
の変化の様子を累積期待値との関係において示したグラ
フである。尚、表３及び表４に示した例の数値と一致す
るものではない。
【００５５】図１１に示されるように、本発明の第３の
実施の形態に係るクロック逓倍回路における出力クロッ
ク信号のパルス数のカウント値は、その累積期待値を軸
とする減衰曲線を描いて変化し、最終的に累積期待値と
一致するように収束してロックされる。
実施の形態に係るクロック逓倍回路における出力クロッ
ク信号のパルス数のカウント値は、その累積期待値を軸
とする減衰曲線を描いて変化し、最終的に累積期待値と
一致するように収束してロックされる。
【００５６】図１２は、本発明の第３の実施の形態に係
るクロック逓倍回路の変形例のブロック図である。この
変形例は、第３の実施の形態においてリングオシレータ
を構成していたインバータ３８の変わりに２入力ＮＡＮ
Ｄ論理回路３９を用いている点のみが異なっている。２
入力ＮＡＮＤ論理回路３９の一方側入力にはディレイラ
イン３７の出力を入力し、かつ、２入力ＮＡＮＤ論理回
路３９の出力をディレイライン３７に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路３９の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
るクロック逓倍回路の変形例のブロック図である。この
変形例は、第３の実施の形態においてリングオシレータ
を構成していたインバータ３８の変わりに２入力ＮＡＮ
Ｄ論理回路３９を用いている点のみが異なっている。２
入力ＮＡＮＤ論理回路３９の一方側入力にはディレイラ
イン３７の出力を入力し、かつ、２入力ＮＡＮＤ論理回
路３９の出力をディレイライン３７に入力することによ
り、リングオシレータを構成し、２入力ＮＡＮＤ論理回
路３９の他方側入力にはイネーブル信号を入力する。そ
して、このクロック逓倍回路を使用するときにはイネー
ブル信号“１”を入力し、使用しないときにはイネーブ
ル信号“０”を入力することにより、必要とされるとき
にのみ高周波数出力クロック信号を生成させるようにす
ることができる。
【００５７】
【発明の効果】本発明に係るクロック逓倍回路の第１の
構成によれば、所定の出力クロック信号のパルス数をカ
ウントするカウンタと、所定の出力クロック信号の周期
よりも十分に長い第１の周期の１周期あたりの所定の出
力クロック信号のパルス数についての期待値を発生する
期待値発生回路と、第１の周期ごとに、カウンタのカウ
ント値と期待値とを比較し、その比較結果についての比
較情報を出力する比較回路と、比較情報に応じて、所定
の出力クロック信号の周波数の変更を指示するディレイ
制御信号を発生するディレイ制御回路と、ディレイ制御
信号に応じて周波数を変更しながら所定の出力クロック
信号を発生する出力クロック信号発生回路とを備え、カ
ウント値と期待値とを比較することとし、かつ、カウン
ト値と期待値との比較の周期を従来のＰＬＬ回路におけ
る周波数比較の周期より大幅に短縮したので、ロックイ
ンタイムを大幅に短縮することができ、その結果、安定
でジッタの少ない高周波数出力クロック信号を高速に生
成することが可能となる。また、ディジタル回路である
ので、低電圧でも回路の構成が容易であり、入力クロッ
ク信号の周波数が３２ＫＨｚ程度の低周波数でも安定に
動作し、低電力化を図ることができる。
構成によれば、所定の出力クロック信号のパルス数をカ
ウントするカウンタと、所定の出力クロック信号の周期
よりも十分に長い第１の周期の１周期あたりの所定の出
力クロック信号のパルス数についての期待値を発生する
期待値発生回路と、第１の周期ごとに、カウンタのカウ
ント値と期待値とを比較し、その比較結果についての比
較情報を出力する比較回路と、比較情報に応じて、所定
の出力クロック信号の周波数の変更を指示するディレイ
制御信号を発生するディレイ制御回路と、ディレイ制御
信号に応じて周波数を変更しながら所定の出力クロック
信号を発生する出力クロック信号発生回路とを備え、カ
ウント値と期待値とを比較することとし、かつ、カウン
ト値と期待値との比較の周期を従来のＰＬＬ回路におけ
る周波数比較の周期より大幅に短縮したので、ロックイ
ンタイムを大幅に短縮することができ、その結果、安定
でジッタの少ない高周波数出力クロック信号を高速に生
成することが可能となる。また、ディジタル回路である
ので、低電圧でも回路の構成が容易であり、入力クロッ
ク信号の周波数が３２ＫＨｚ程度の低周波数でも安定に
動作し、低電力化を図ることができる。
【００５８】本発明に係るクロック逓倍回路の第２の構
成によれば、所定の出力クロック信号のパルス数をカウ
ントするカウンタと、所定の出力クロック信号の周期よ
りも十分に長い第１の周期ごとに、カウンタのカウント
値を取り込んで出力するレジスタと、第１の周期の１周
期あたりの所定の出力クロック信号のパルス数について
の期待値を発生する期待値発生回路と、期待値を累積加
算した累積期待値を出力する累積期待値発生回路と、レ
ジスタから出力されたカウント値と累積期待値とを比較
し、その比較結果についての比較情報を出力する比較回
路と、比較情報に応じて、所定の出力クロック信号の周
波数の変更を指示するディレイ制御信号を発生するディ
レイ制御回路と、ディレイ制御信号に応じて周波数を変
更しながら所定の出力クロック信号を発生する出力クロ
ック信号発生回路とを備え、カウンタを比較器の比較周
期ごとにリセットせずに、カウントアップし続け、カウ
ント値についての期待値を、２回目の周波数比較のとき
には比較周期１周期分の期待値の２倍、３回目の周波数
比較のときには比較周期１周期分の期待値の３倍、Ｌ回
目の周波数比較のときには比較周期１周期分の期待値の
Ｌ倍というように累積加算した累積期待値として、カウ
ント値と累積期待値とを比較することとしたので、入力
クロック信号の周期より十分長い周期Ｔでの周波数誤差
を極めて小さくすることができ、その結果、安定でジッ
タの少ない高周波数出力クロック信号を高速に生成する
ことが可能となる。
成によれば、所定の出力クロック信号のパルス数をカウ
ントするカウンタと、所定の出力クロック信号の周期よ
りも十分に長い第１の周期ごとに、カウンタのカウント
値を取り込んで出力するレジスタと、第１の周期の１周
期あたりの所定の出力クロック信号のパルス数について
の期待値を発生する期待値発生回路と、期待値を累積加
算した累積期待値を出力する累積期待値発生回路と、レ
ジスタから出力されたカウント値と累積期待値とを比較
し、その比較結果についての比較情報を出力する比較回
路と、比較情報に応じて、所定の出力クロック信号の周
波数の変更を指示するディレイ制御信号を発生するディ
レイ制御回路と、ディレイ制御信号に応じて周波数を変
更しながら所定の出力クロック信号を発生する出力クロ
ック信号発生回路とを備え、カウンタを比較器の比較周
期ごとにリセットせずに、カウントアップし続け、カウ
ント値についての期待値を、２回目の周波数比較のとき
には比較周期１周期分の期待値の２倍、３回目の周波数
比較のときには比較周期１周期分の期待値の３倍、Ｌ回
目の周波数比較のときには比較周期１周期分の期待値の
Ｌ倍というように累積加算した累積期待値として、カウ
ント値と累積期待値とを比較することとしたので、入力
クロック信号の周期より十分長い周期Ｔでの周波数誤差
を極めて小さくすることができ、その結果、安定でジッ
タの少ない高周波数出力クロック信号を高速に生成する
ことが可能となる。
【００５９】例えば、携帯電話の同期用クロックは７２
０ｍｓ当たりの周波数誤差が１０ｐｐｍ以下でなければ
同期をとることが困難であり、従来のクロック逓倍回路
では実現することができなかったが、本発明に係るクロ
ック逓倍回路を使用することにより、周波数誤差の許容
限度が非常に小さい仕様でも容易に実現できるようにな
った。このことにより、電流の多く流れる高周波の発振
回路が不要となり、低電力化を図ることができる。
０ｍｓ当たりの周波数誤差が１０ｐｐｍ以下でなければ
同期をとることが困難であり、従来のクロック逓倍回路
では実現することができなかったが、本発明に係るクロ
ック逓倍回路を使用することにより、周波数誤差の許容
限度が非常に小さい仕様でも容易に実現できるようにな
った。このことにより、電流の多く流れる高周波の発振
回路が不要となり、低電力化を図ることができる。
【図１】本発明の第１の実施の形態に係るクロック逓倍
回路のブロック図。
回路のブロック図。
【図２】本発明に係るクロック逓倍回路におけるディレ
イラインの構成の一例を示したブロック図。
イラインの構成の一例を示したブロック図。
【図３】図２のディレイラインのディレイ特性を示すグ
ラフ。
ラフ。
【図４】本発明に係るクロック逓倍回路におけるディレ
イラインの構成の他の例を示したブロック図。
イラインの構成の他の例を示したブロック図。
【図５】本発明の第１の実施の形態に係るクロック逓倍
回路の変形例のブロック図。
回路の変形例のブロック図。
【図６】本発明の第２の実施の形態に係るクロック逓倍
回路のブロック図。
回路のブロック図。
【図７】本発明の第２の実施の形態に係るクロック逓倍
回路の変形例のブロック図。
回路の変形例のブロック図。
【図８】本発明の第３の実施の形態に係るクロック逓倍
回路のブロック図。
回路のブロック図。
【図９】累積期待値発生回路の構成の一例を示したブロ
ック図。
ック図。
【図１０】Ｍビット比較器を減算回路で構成した例を示
したブロック図。
したブロック図。
【図１１】本発明の第３の実施の形態に係るクロック逓
倍回路がロックするまでの累積カウント値の変化の様子
を累積期待値との関係において示したグラフ。
倍回路がロックするまでの累積カウント値の変化の様子
を累積期待値との関係において示したグラフ。
【図１２】本発明の第３の実施の形態に係るクロック逓
倍回路の変形例のブロック図。
倍回路の変形例のブロック図。
【図１３】従来のディジタルＰＬＬ回路の回路図。
１０ 期待値発生回路 １１ カウンタ １２ 比較器 １３，３６，６３ ディレイ制御回路 １４，３７ ディレイライン １５，２１〜２４，３８，６７ インバータ １６，３９ ＮＡＮＤ論理回路 １７ 減算器 ２０ マルチプレクサ ２５ キャパシタ ２６ トランジスタ ３１ クロック発生回路 ３２ Ｍビットカウンタ ３３ Ｍビットレジスタ ３４ 累積期待値発生回路 ３５ Ｍビット比較器 ４１ Ｍビットアダー ４２ Ｍビットレジスタ ５１ Ｍビット減算器 ６１ 周波数比較回路 ６６ ディレイ可変回路 ６８，６９ デバイダ
Claims (6)
- 【請求項１】所定の出力クロック信号のパルス数をカウ
ントするカウンタと、 前記所定の出力クロック信号の周期よりも十分に長い第
１の周期の１周期あたりの前記所定の出力クロック信号
のパルス数についての期待値を発生する期待値発生回路
と、 前記第１の周期ごとに、前記カウンタのカウント値と前
記期待値とを比較し、その比較結果についての比較情報
を出力する比較回路と、 前記比較情報に応じて、前記所定の出力クロック信号の
周波数の変更を指示するディレイ制御信号を発生するデ
ィレイ制御回路と、 前記ディレイ制御信号に応じて周波数を変更しながら前
記所定の出力クロック信号を発生する出力クロック信号
発生回路と、を備えたことを特徴とするクロック逓倍回
路。 - 【請求項２】請求項１に記載のクロック逓倍回路におい
て、 前記カウンタは、前記第１の周期ごとにリセットされる
ものであることを特徴とするクロック逓倍回路。 - 【請求項３】所定の出力クロック信号のパルス数をカウ
ントするカウンタと、 前記所定の出力クロック信号の周期よりも十分に長い第
１の周期ごとに、前記カウンタのカウント値を取り込ん
で出力するレジスタと、 前記第１の周期の１周期あたりの前記所定の出力クロッ
ク信号のパルス数についての期待値を発生する期待値発
生回路と、 前記第１の周期ごとに、前記期待値を累積加算した累積
期待値を出力する累積期待値発生回路と、 前記レジスタから出力された前記カウント値と前記累積
期待値とを比較し、その比較結果についての比較情報を
出力する比較回路と、 前記比較情報に応じて、前記所定の出力クロック信号の
周波数の変更を指示するディレイ制御信号を発生するデ
ィレイ制御回路と、 前記ディレイ制御信号に応じて周波数を変更しながら前
記所定の出力クロック信号を発生する出力クロック信号
発生回路と、を備えたことを特徴とするクロック逓倍回
路。 - 【請求項４】請求項３に記載のクロック逓倍回路におい
て、 前記カウンタ、前記レジスタ及び前記累積期待値発生回
路は、前記第１の周期よりも十分に長い第２の周期ごと
にリセットされるものであることを特徴とするクロック
逓倍回路。 - 【請求項５】請求項１乃至４のいずれかに記載のクロッ
ク逓倍回路において、 前記出力クロック信号発生回路は、 信号伝搬経路として直列接続される段数を、前記ディレ
イ制御信号に応じて選択的に変更可能な複数段のディレ
イ発生回路、及び、前記複数段のディレイ発生回路の前
段に付加される個数を、前記ディレイ制御信号に応じて
選択的に変更可能な複数個の負荷容量により構成される
ディレイラインと、 前記ディレイラインの出力ノードと入力ノードとの間に
接続されたインバータと、からなるリングオシレータで
あることを特徴とするクロック逓倍回路。 - 【請求項６】請求項１乃至４のいずれかに記載のクロッ
ク逓倍回路において、 前記出力クロック信号発生回路は、 信号伝搬経路として直列接続される段数を、前記ディレ
イ制御信号に応じて選択的に変更可能な複数段のディレ
イ発生回路、及び、前記複数段のディレイ発生回路の前
段に付加される個数を、前記ディレイ制御信号に応じて
選択的に変更可能な複数個の負荷容量により構成される
ディレイラインと、 一方側入力に前記ディレイラインの出力ノードが接続さ
れ、他方側入力にイネーブル信号が入力され、かつ、出
力ノードが前記ディレイラインの入力ノードに接続され
たＮＡＮＤ論理回路と、からなるリングオシレータであ
ることを特徴とするクロック逓倍回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02126998A JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
| US09/241,379 US6265916B1 (en) | 1998-02-02 | 1999-02-02 | Clock multiplier circuit capable of generating a high frequency clock signal from a low frequency input clock signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP02126998A JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220365A true JPH11220365A (ja) | 1999-08-10 |
| JP3540589B2 JP3540589B2 (ja) | 2004-07-07 |
Family
ID=12050407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP02126998A Expired - Fee Related JP3540589B2 (ja) | 1998-02-02 | 1998-02-02 | クロック逓倍回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6265916B1 (ja) |
| JP (1) | JP3540589B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6476655B2 (en) | 2000-05-30 | 2002-11-05 | Nec Corporation | Semiconductor device |
| KR20040034985A (ko) * | 2002-10-18 | 2004-04-29 | 엘지전자 주식회사 | 클럭신호 생성회로 |
| KR100499305B1 (ko) * | 2002-10-18 | 2005-07-04 | 엘지전자 주식회사 | 이중 지연루프를 이용한 클럭신호의 듀티 팩터 보상회로 |
| JP2006515096A (ja) * | 2003-03-25 | 2006-05-18 | インテル コーポレイション | クロック信号を生成する回路及び方法 |
| US7752477B2 (en) | 2004-08-23 | 2010-07-06 | Kabushiki Kaisha Toshiba | Signal processor and method for processing a signal |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
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