JP4583064B2 - 波形発生回路及び半導体試験装置 - Google Patents

Description

本発明は、フリップフロップを用いて波形を発生させる波形発生回路及びこれを用いた半導体試験装置に関し、特に、パフォーマンスボード上の配線による遅延時間のばらつきをタイミング補正回路により補償するために、その遅延時間をＴＤＲ（Ｔｉｍｅ Ｄｏｍａｉｎ Ｒｅｆｌｅｃｔｏｍｅｔｒｙ）法により測定する技術（ＴＤＲキャリブレーション）を採用した半導体試験装置に関する。

半導体試験装置において検査対象とされる半導体集積回路（ＤＵＴ）が搭載されたパフォーマンスボード（ＰＦＢ）上の配線は、通常、使用者により形成される。従来、その配線の形成にあたっては、信号の遅延時間を均一にするため、ＤＵＴの各外部端子（ピン）と、パフォーマンスボードの各外部端子とをそれぞれ接続する配線の長さを均一にする必要があった。
しかし、近年の半導体集積回路の高集積化に伴うピン数の増加、及び、半導体集積回路の動作速度の高速化により、各配線長を均一にすることが困難となってきた。

そこで、配線長を均一にする代わりに、半導体試験装置のテストヘッド内にタイミング補正回路を設け、このタイミング補正回路により配線長のばらつきによる遅延時間のばらつき（ピン間スキュー）を補償する方法が採用されている。
タイミング補正回路は、複数段の遅延回路により構成されており、これら遅延回路により、パフォーマンスボードへ出力される信号に所望の遅延時間を与えることができる。その結果、配線長に関係なく、配線長のばらつきを補償することができる。

このように、タイミング補正回路によって配線長のばらつきによる遅延時間のばらつきを補正するにあたっては、予めその配線を伝搬する信号の遅延時間を測定しておく必要がある。
そこで、従来は、パフォーマンスボード上の配線の遅延時間をＴＤＲ法により測定していた（例えば、特許文献１参照。）。

ここで、従来の半導体試験装置の回路構成を、図４を参照して説明する。
なお、同図においては、半導体試験装置の主要構成以外の構成要素の図示を省略する。また、同図においては、タイミング補正回路内の詳細な配線、及び、遅延回路の内部構造等の図示を省略する。

同図に示すように、従来の半導体試験装置１００は、テストヘッド１０内に、ＳＲ（セットリセット）フリップフロップ１１とタイミング補正回路３０とを備えている。そして、タイミング補正回路３０は、第一〜第四遅延回路３１〜３４から構成されている。

また、この半導体試験装置１００は、テストヘッド１０内に、往路ゲート（ＤＲ）１４と、復路ゲート（ＣＰ）１５とを備えている。往路ゲート１４は、ＴＤＲ法による遅延時間の測定の際に、ＳＲフリップフロップ１１の出力Ｑ（試験信号）を試験対象の半導体集積回路（ＤＵＴ）２１が搭載されたパフォーマンスボード２０へ出力する。復路ゲート１５は、パフォーマンスボード２０上の配線ケーブル２２を往復して戻ってきた帰還信号を受けて出力する。

さらに、この半導体試験装置１００には、半導体集積回路２１の外部端子に接続されるパフォーマンスボード２０上の配線による遅延時間をＴＤＲ法により測定するため、帰還信号をＳＲフリップフロップ１１にセット信号として入力させる帰還ループ回路が形成されている。

この帰還ループ回路は、ＳＲフリップフロップ１１からの出力信号（試験信号）を往路ゲート１４を介してパフォーマンスボード２０へ送る経路Ｉと、パフォーマンスボード２０上の配線ケーブル２２を往復して戻ってきた帰還信号を復路ゲート１５で受けて出力する経路IIと、その帰還信号をセット信号としてテストヘッド１０内でＳＲフリップフロップ１１へ送る経路IIIとを有して構成されている。
また、テストヘッド１０内の経路IIIには、タイミング補正回路３０の第一遅延回路（ＳＥＴ）３１が設けられている。これは、既存のタイミング補正回路３０における遅延回路の一つを利用して帰還ループ回路を構成することにより、遅延時間の測定精度の向上を図るためである。

次に、従来の半導体試験装置を用いて遅延時間を測定した場合における半導体試験装置の構成各部の動作を、図４、図５を参照して説明する。
なお、第一〜第四遅延回路３１〜３４の遅延時間は、いずれも８［ｎｓ］とする。

図５に示すように、ＴＤＲ法を実行するにあたっては、先ず、帰還ループ回路上の第一ＯＲ回路１２から「ＬＯＯＰ ＳＴＡＲＴ」信号が入力され、パルサー１３から第一遅延回路３１へ送られる（図４、図５における（２１））。
「ＬＯＯＰ ＳＴＡＲＴ」信号が入力された第一遅延回路３１において、遅延後に「ＳＥＴ」信号が出力される（同（２２））。
ＳＲフリップフロップ１１で「ＳＥＴ」信号が入力される。その結果、ＳＲフリップフロップ１１の出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）が立ち上がる（同（２６））。

また、「ＳＥＴ」信号は、ＳＲフリップフロップ１１の手前で分岐して、タイミング補正回路３０内の第三遅延回路３３へ送られる。第三遅延回路３３においては、「ＳＥＴ」信号を入力すると、遅延後、「ＴＧ ＯＴＨＥＲ１」信号（同（２３））が出力され第四遅延回路３４へ送られる。第四遅延回路３４においては、「ＴＧ ＯＴＨＥＲ１」信号を入力すると、遅延後、「ＴＧ ＯＴＨＥＲ２」信号（同（２４））が出力され第二遅延回路３２へ送られる。そして、第二遅延回路３２においては、「ＴＧ ＯＴＨＥＲ２」信号を入力すると、遅延後、「ＴＧ ＲＥＳＥＴ」信号（同（２５））が出力される。

そして、第二遅延回路３２からの「ＴＧ ＲＥＳＥＴ」信号が、リセット信号ＲとしてＳＲフリップフロップ１１に入力される。これにより、ＳＲフリップフロップ１１の出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）が立ち下がる（同（２６））。その結果、ＳＲフリップフロップ１１に「ＳＥＴ」信号が入力されてから、「ＴＧ ＲＥＳＥＴ」信号が入力されるまでの時間（ΔＴ）が、ＳＲフリップフロップ１１の出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅となる。

すなわち、従来の半導体試験装置においては、「ＳＥＴ」信号をＳＲフリップフロップ１１に入力させた後、分岐後の「ＳＥＴ」信号をタイミング補正回路３０内の第二遅延回路３２〜第四遅延回路３４で遅延させてからＳＲフリップフロップ１１にリセット信号として入力させることにより、ＳＲフリップフロップ１１の出力Ｑのパルス波の幅を決めている。ここでは、各遅延回路の遅延時間を８［ｎｓ］としているため、ＳＲフリップフロップ１１の出力Ｑのパルス波の幅は、２４［ｎｓ］となる。

さらに、出力Ｑは、往路ゲート１４を介して、パフォーマンスボード２０へ入力される。この際、出力Ｑのパルス波が往路ゲート１４に到達すると、その往路ゲート１４の出力ノードにおける信号レベル（ＤＲ出力）は、図５に示すように、一段高いレベルとなる。
続いて、パフォーマンスボード２０の配線ケーブル２２を往復したパルス波が帰還信号として戻ってくると、往路ゲート１４の出力ノードの信号レベル（ＤＲ出力）は、さらに一段高いレベルとなる。

このように、往路ゲート１４のパフォーマンスボード側の信号レベルは、二段階で変化する。そして、ＴＤＲ法では、この信号レベルが一段目のレベルに上昇してから二段目のレベルに上昇するまでの経過時間２Δｔを、配線ケーブル２２の往復による遅延時間として検出する。したがって、この経過時間２Δｔの半値が、配線ケーブル２２による遅延時間となる。

なお、実際の測定においては、信号レベルの上昇には、有限時間を要する。このため、通常は、信号レベルが二段目のレベルの１／４レベルに達した時点から、３／４レベルに達するまでの経過時間を２Δｔとして検出している。
また、テストヘッド１０は、パフォーマンスボード２０の外部端子に直接接続される。このため、テストヘッド１０とパフォーマンスボード２０との間で生じる遅延時間は、実用上無視することができる。

さらに、パフォーマンスボード２０からテストヘッド１０へ戻ってきた帰還信号は、テストヘッド１０の復路ゲート１５から帰還ループ回路の経路II及び経路IIIを経由して、再びＳＲフリップフロップ１１へセット信号として入力される。このため、帰還ループ回路は、自走ループ発振し、パルス波が周回することになる。
特開２００２−０７１７５９号公報

しかしながら、従来の半導体試験装置においては、ＳＲフリップフロップの出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅（ΔＴ）を決める遅延回路の数を三個としていた。このため、その出力Ｑのパルス波の幅（ΔＴ）が一定となっていた。例えば、一個の遅延回路の遅延時間が８［ｎｓ］の場合、出力Ｑのパルス波の幅は２４［ｎｓ］で固定となっていた。
そうすると、例えば、ＤＲ出力における経過時間（２Δｔ）が出力Ｑのパルス波の幅（ΔＴ）よりも短い場合には、その経過時間２Δｔの測定が可能となるものの、長い場合には、その経過時間（２Δｔ）の測定が不可能となっていた。これにより、ＴＤＲ測定できるケーブル長が制限されるという弊害が生じていた。

ここで、出力Ｑのパルス波の幅（ΔＴ）を長くするために、遅延回路の数を増やすことが考えられる。
ところが、遅延回路（ＴＥ（Ｔｉｍｉｎｇ Ｅｄｇｅ））は、Ｇａｔｅ Ｄｅｌａｙを利用した遅延回路であるため、例えば、１Ｇａｔｅで１００ｐｓの遅延のものを利用して８ｎｓＴＥを作成しようとすると、単純に考えて８０Ｇａｔｅが必要となる。さらに、１６ｎｓＴＥや２４ｎｓＴＥを作成しようとすると、１６０Ｇａｔｅや２４０Ｇａｔｅのように非常に多くのＧａｔｅ Ｄｅｌａｙが必要となってしまう。
つまり、遅延回路を増やすこのような方法では、発生させたいパルス幅が大きくなるほどＧａｔｅが増えるため、コストがかかるとともに、回路面積が大きくなり、しかも回路構成が複雑化するという問題があった。

本発明は、上記の問題を解決すべくなされたものであり、信号を出力する波形発生回路、及びＴＤＲ法を用いた半導体試験装置において、ＳＲフリップフロップの出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅（ΔＴ）を可変できるようにして、ＴＤＲ測定できるケーブル長の制限をなくすとともに、その幅（ΔＴ）の可変用回路を簡易な構成で実現して、回路面積の縮小化、低コスト化を可能とする波形発生回路及び半導体試験装置の提供を目的とする。

この目的を達成するため、本発明の波形発生回路は、セット信号を入力してからリセット信号を入力するまで出力信号を出力するフリップフロップと、このフリップフロップへセット信号を送るセット側回路と、フリップフロップへリセット信号を送るリセット側回路とを備えた波形発生回路であって、リセット側回路は、セット信号がフリップフロップへ送られた後にカウントを開始し、このカウントの終了後にリセット信号を送出させるカウンタを備えた構成としてある。

波形発生回路をこのような構成とすると、カウンタでカウントが行われている間は、ＳＲフリップフロップの出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）が出力された状態となる。このため、そのカウンタの設定値を変えることにより、カウントが行われる時間を可変でき、これにより、「ＴＤＲ ＯＵＴＰＵＴ」信号のパルス波の幅（ΔＴ）を変更できる。したがって、ＴＤＲ測定できるケーブル長の制限をなくすことができる。
しかも、カウンタは、通常ＩＣ化されており占有面積が小さい。また、カウンタ自体、回路構成が簡易である。したがって、「ＴＤＲ ＯＵＴＰＵＴ」信号のパルス波の幅（ΔＴ）を可変する回路の主要構成としてカウンタを用いることにより、その可変用回路を簡易な構成で実現でき、回路面積の縮小化、低コスト化を図ることができる。

また、本発明の波形発生回路は、リセット側回路が、カウンタにおけるカウントの分解能を定める遅延回路を備えた構成としてある。
波形発生回路をこのような構成とすれば、カウンタの設定値を扱い易い数とすることができる。
例えば、カウントの分解能を定める遅延回路を備えない場合は、カウンタが自ら有する分解能にもとづきカウントを行う。この場合、そのカウント数は短時間で膨大な数になるが、このカウント数がすなわち「ＴＤＲ ＯＵＴＰＵＴ」信号のパルス波の幅を決める数となるため、カウンタの「Ｃｏｕｎｔ Ｄａｔａ」には、その膨大な数を入力しなければならなくなる。このため、取り扱いが不便となる。
これに対し、カウンタの分解能を定める遅延回路を備えることとすれば、カウンタでのカウント数を非常に少なくできる。これにより、カウンタの「Ｃｏｕｎｔ Ｄａｔａ」に入力される設定値も扱い易い数とすることができる。

さらに、波形発生回路や半導体試験装置内で発生するパルスの幅の制約を緩和できる。
波形発生回路や半導体試験装置内で発生するパルスの幅は、カウンタでのカウントの分解能よりも短くしなければならない。例えば、カウントの分解能を定める遅延回路を備えない場合は、カウンタが自ら有する分解能にもとづきカウントが行われるが、カウンタの有する分解能は非常に微小な時間であるため、パルスの幅をそれよりも短くすることは事実上困難である。
これに対し、カウンタの分解能を定める遅延回路を備えることとすれば、カウンタにおけるカウントの間隔を長くすることができる。そして、波形発生回路内で発生するパルスの幅は、その長くなったカウントの間隔、すなわち遅延回路により定められた分解能よりも短くすればよいことになる。これにより、そのパルスの幅の制約を緩和できる。

また、本発明の波形発生回路は、リセット側回路が、カウンタでカウントが行われるごとに遅延回路に対して遅延動作を行わせる遅延ループ回路を備えた構成としてある。
波形発生回路をこのような構成とすると、カウントの分解能を定める遅延回路を一つだけ備えて、この遅延回路に繰り返し遅延動作を行わせればよいことになる。したがって、波形発生回路の回路構成を簡易にでき、回路面積を小さくして、低コスト化を図ることができる。

また、本発明の波形発生回路は、リセット側回路が、遅延回路から遅延後の出力信号を受けると、カウンタへカウント信号を出力する第一ＡＮＤ回路と、カウント信号を入力するとともに、遅延回路へ遅延開始信号を送るＯＲ回路と、遅延回路からの遅延後出力信号とカウンタからのカウント完了信号とを入力すると、リセット信号をフリップフロップへ送る第二ＡＮＤ回路とを備えた構成としてある。

波形発生回路をこのような構成とすれば、第一ＡＮＤ回路とＯＲ回路とにより遅延ループ回路が構成されるため、カウンタでカウントが行われるごとに遅延回路を動作させることができる。しかも、一の遅延回路にその動作を繰り返し行わせることができるため、遅延回路を多数備える必要がない。したがって、波形発生回路の回路構成の簡素化、回路面積の縮小化、低コスト化を実現できる。

しかも、第二ＡＮＤ回路においては、カウンタからカウント完了信号を受け、さらに遅延回路から遅延後出力信号を受けるとリセット信号をフリップフロップへ送ることができる。これにより、フリップフロップは、そのリセット信号を受けるまでは、出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）を出力し続けることができる。

また、本発明の半導体試験装置は、試験信号を出力するフリップフロップと、半導体集積回路が搭載されたパフォーマンスボードへ試験信号を出力する往路ゲートと、パフォーマンスボードから帰還信号を受ける復路ゲートと、半導体集積回路の外部端子に接続されたパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するために、帰還信号をフリップフロップにセット信号として入力する帰還ループ回路とを備えた半導体試験装置であって、フリップフロップに入力されるリセット信号の入力タイミングを調整する請求項１〜請求項４のいずれかに記載のリセット側回路を備えた構成としてある。

半導体試験装置をこのような構成とすれば、半導体集積回路の外部端子に接続されたパフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定する半導体試験装置において、カウンタ等を備えた簡易な回路構成により、ＳＲフリップフロップの出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅（ΔＴ）を可変することができる。

本発明によれば、セット信号がフリップフロップへ送られた後にカウントを開始し、このカウントの終了後にリセット信号を送出させるカウンタが備えられるため、波形発生回路又は半導体試験装置においては、そのカウンタにおける設定値を変更することで、ＳＲフリップフロップの出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅（ΔＴ）を可変できる。
しかも、この「ＴＤＲ ＯＵＴＰＵＴ」信号のパルス波の幅（ΔＴ）の可変を、多数のＧａｔｅ Ｄｅｌａｙではなく、カウンタなど少数の素子で実現しているため、回路構成の簡素化、回路面積の縮小化、低コスト化を図ることができる。

以下、本発明に係る波形発生回路及び半導体試験装置の好ましい実施形態について、図面を参照して説明する。

まず、本発明の半導体試験装置の実施形態について、図１を参照して説明する。
同図は、本実施形態の半導体試験装置の構成を示すブロック図である。
同図に示すように、半導体試験装置１は、テストヘッド１０と、パフォーマンスボード２０とを備えており、テストヘッド１０は、ＳＲフリップフロップ（ＳＲＦＦ）１１と、第一ＯＲ回路１２と、パルサー１３と、第一遅延回路３１と、リセット側回路４０とを有している。
なお、ＳＲフリップフロップ１１とリセット側回路４０とセット側回路（ＳＲフリップフロップ１１へセット信号を送る回路）とを少なくとも有して波形発生回路が構成される。

ここで、ＳＲフリップフロップ１１は、第一遅延回路３１で出力されたセット信号を入力「Ｓ」で入力する。また、リセット側回路４０の第二ＡＮＤ回路４５（後述）で出力されたリセット信号を入力「Ｒ」で入力する。そして、出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）を試験信号として往路ゲート１４へ送る。
第一ＯＲ回路１２は、「ＬＯＯＰ ＳＴＡＲＴ」信号を入力する。また、テストヘッド１０から経路IIIを介して帰還信号を入力する。そして、パルサー１３を介して第一遅延回路３１へ出力信号を送る。

パルサー１３は、「ＬＯＯＰ ＳＴＡＲＴ」のＭＷ（Ｍａｃｈｉｎｅ ｗｏｒｄ）により発生されたコマンドを固定幅パルスに形成する。パルス幅は、例えば、２［ｎｓ］とすることができる。
なお、パルサー１３により形成されるパルス幅は、分解能設定遅延回路４２における遅延時間よりも短い時間とする必要がある。

第一遅延回路３１は、第一ＯＲ回路１２で出力された信号をパルサー１３を介して入力するとともに、セット信号を出力してＳＲフリップフロップ１１及びリセット側回路４０（第二ＯＲ回路４３（後述））へ送る。
この第一遅延回路３１は、遅延時間を例えば８［ｎｓ］とすることができる。
なお、この第一遅延回路３１は、ＳＲフリップフロップ１１へセット信号を送ることからセット側回路を構成する。

リセット側回路４０は、図２に示すように、ダウンカウンタ４１と、分解能設定遅延回路４２と、第二ＯＲ回路４３と、第一ＡＮＤ回路４４と、第二ＡＮＤ回路４５とを有している。
ダウンカウンタ４１は、カウントデータ（Ｃｏｕｎｔ Ｄａｔａ）端子と、カウント端子と、出力端子（Ｂｏｒｒｏｗ）とを有している。カウントデータ端子は、カウント値の上限となる設定値を入力する。カウント端子は、第一ＡＮＤ回路４４の出力に接続されており、カウント信号を入力する。出力端子は、第一ＡＮＤ回路４４の入力の一方及び第二ＡＮＤ回路４５の入力の一方に接続されており、カウント完了信号を出力する。

このダウンカウンタ４１における設定値を調整することにより、ＳＲフリップフロップ１１の出力Ｑのパルス波の幅をコントロールできる。
本実施形態の半導体試験装置（波形発生回路）においては、次の式により出力Ｑのパルス波の幅を求めることができる。
ＳＲフリップフロップ１１の出力Ｑのパルス波の幅ＴＤＲ＿ＰＷ（ＴＤＲ＿Ｐｕｌｓｅ Ｗｉｄｔｈ）＝{（ダウンカウンタ４１における設定値Ｃｏｕｎｔ Ｄａｔａ）＋１}×{分解能設定遅延回路４２における遅延時間（ＳｋｅｗＡｄｊｕｓｔｅｒ値）} ・・・（式１）

具体例を示すと、例えば、ダウンカウンタ４１における設定値「Ｃｏｕｎｔ Ｄａｔａ」が「３」であり、分解能設定遅延回路４２における遅延時間（ＳｋｅｗＡｄｊｕｓｔｅｒ値）が８［ｎｓ］であるとすると、ＳＲフリップフロップ１１の出力Ｑのパルス波の幅ＴＤＲ＿ＰＷは、次のように求められる。
ＴＤＲ＿ＰＷ＝（３＋１）×８［ｎｓ］＝３２［ｎｓ］
・・・（式２）
なお、本実施形態においては、カウンタとしてダウンカウンタを用いるが、ダウンカウンタに限るものではなく、アップカウンタを用いることもできる。

分解能設定遅延回路４２は、入力が第二ＯＲ回路４３の出力側に接続されており、遅延開始信号を入力する。また、出力が第一ＡＮＤ回路４４及び第二ＡＮＤ回路４５に接続されており、遅延後に出力する信号（遅延後出力信号）をそれらへ送る。
この分解能設定遅延回路４２は、遅延時間を例えば８［ｎｓ］とすることができる。この分解能設定遅延回路４２の遅延時間が、ダウンカウンタ４１におけるカウントの分解能となる。

なお、分解能設定遅延回路４２の遅延時間は、第一遅延回路３１の遅延時間と同じとすることもでき、また、異なる遅延時間とすることもできる。
また、図２に示すように、タイミング補正回路３０には、分解能設定遅延回路４２と第一遅延回路３１とが含まれる。

第二ＯＲ回路４３は、入力の一方が第一遅延回路３１の出力側に接続されており、セット信号を入力する。また、入力の他方が第一ＡＮＤ回路４４の出力側に接続されており、カウント信号を入力する。そして、出力が分解能設定遅延回路４２の入力側に接続されており、セット信号又はカウント信号の少なくとも一方が入力されると、遅延開始信号を送る。
なお、第二ＯＲ回路４３は、第一遅延回路３１からのセット信号に代えて、第一ＯＲ回路１２で出力された信号を入力することもできる。

第一ＡＮＤ回路４４は、入力の一方が分解能設定遅延回路４２の出力側に接続されており、遅延後出力信号を入力する。また、入力の他方がダウンカウンタ４１の出力端子に接続されており、カウント完了信号をＮＯＴで入力する。そして、出力がダウンカウンタ４１（カウント端子）及び第二ＯＲ回路４３の入力側に接続されており、遅延後出力信号とカウント完了信号のＮＯＴとの双方が入力されると、カウント信号を送る。
なお、第二ＯＲ回路４３と第一ＡＮＤ回路４４とは、ダウンカウンタ４１でカウントが行われるたびに、分解能設定遅延回路４２に遅延動作を行わせることから、「遅延ループ回路」を構成する。

第二ＡＮＤ回路４５は、入力の一方が分解能設定遅延回路４２の出力側に接続されており、遅延後出力信号を入力する。また、入力の他方がダウンカウンタ４１の出力端子に接続されており、カウント完了信号を入力する。そして、出力がＳＲフリップフロップ１１に接続されており、遅延後出力信号とカウント完了信号との双方が入力されると、リセット信号を送る。

次に、本実施形態の半導体試験装置の動作について、図３を参照して説明する。
なお、ダウンカウンタ４１においては、設定値が「３」とされているものとする。
「ＬＯＯＰ ＳＴＡＲＴ」信号が第一ＯＲ回路１２に入力され、さらにパルサー１３を介して第一遅延回路３１へ送られる（図２及び図３の（１１））。
「ＬＯＯＰ ＳＴＡＲＴ」信号が入力された第一遅延回路３１において、遅延後、「ＳＥＴ」信号が出力され、ＳＲフリップフロップ１１及びリセット側回路４０（第二ＯＲ回路４３）へ送られる（同（１２））。

ＳＲフリップフロップ１１において、「ＳＥＴ」信号の入力により、出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）の出力が立ち上がる（同（１４））。
一方、リセット側回路４０の第二ＯＲ回路４３において「ＳＥＴ」信号が入力されると、この第二ＯＲ回路４３から分解能設定遅延回路４２へ遅延開始信号が送られる。

遅延開始信号が入力された分解能設定遅延回路４２において、遅延後に遅延後出力信号が出力され、第一ＡＮＤ回路４４と第二ＡＮＤ回路４５へ送られる（同（１５））。
なお、分解能設定遅延回路４２において遅延開始信号が入力されてから遅延後出力信号が出力されるまでの時間（例えば、８［ｎｓ］）が、ダウンカウンタ４１におけるカウントの分解能となる。

第二ＡＮＤ回路４５においては、入力の一方で、分解能設定遅延回路４２からの遅延後出力信号が入力されても、入力の他方で、ダウンカウンタ４１からのカウント完了信号が入力されていないため、この時点でリセット信号は出力されない。
一方、第一ＡＮＤ回路４４においては、分解能設定遅延回路４２からの遅延後出力信号が入力されると、ダウンカウンタ４１からのカウント完了信号はＮＯＴで入力されるため、カウント信号が出力され、ダウンカウンタ４１及び第二ＯＲ回路４３へ送られる（同（１７））。

ダウンカウンタ４１において、第一ＡＮＤ回路４４からのカウント信号が入力されると、カウントダウン（−１）される。最初、設定値が「３」であるため、１ダウンされて「２」となる。この値は「０」ではないため、Ｂｏｒｒｏｗからはカウント完了信号は出力されない。

第二ＯＲ回路４３において、第一ＡＮＤ回路４４からのカウント信号が入力されると、分解能設定遅延回路４２へ遅延開始信号が送られる。
この遅延開始信号を受けて、分解能設定遅延回路４２で、遅延後、遅延後出力信号が出力され、第一ＡＮＤ回路４４及び第二ＡＮＤ回路４５へ送られる（同（１５））。

第二ＡＮＤ回路４５からはリセット信号が出力されず、第一ＡＮＤ回路４４からはカウント信号が出力されダウンカウンタ４１及び第二ＯＲ回路４３へ送られる（同（１７））。
カウント信号が受け取られたダウンカウンタ４１においてカウントダウンが行われる。ここでは「２」から１ダウンされ「１」となる。この値は「０」ではないため、Ｂｏｒｒｏｗからはカウント完了信号は出力されない。

さらに、カウント信号が入力された第二ＯＲ回路４３から分解能設定遅延回路４２へ遅延開始信号が送られ、遅延後、分解能設定遅延回路４２から第一及び第二ＡＮＤ回路４４、４５へ遅延後出力信号が送られる。
第一ＡＮＤ回路４４からダウンカウンタ４１へカウント信号が送られると、そのダウンカウンタ４１でカウントダウンが行われる。ここでは「１」から１ダウンされ「０」となる。この値は「０」であるため、Ｂｏｒｒｏｗからカウント完了信号が出力され、第一及び第二ＡＮＤ回路４４、４５へ送られる（同（１６））。

第一ＡＮＤ回路４４においては、カウント完了信号がＮＯＴで入力されるためカウント信号は出力されない。
一方、カウント完了信号を受けた第二ＡＮＤ回路４５においては、分解能設定遅延回路４２から遅延後出力信号が受け取られると、リセット信号が出力される（同（１３））。
この出力されたリセット信号が、ＳＲフリップフロップ１１へ送られる。これにより、ＳＲフリップフロップ１１において、出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）が立ち下がる（同（１４））。

なお、ＳＲフリップフロップ１１においてセット信号が入力されてからリセット信号が入力されるまで時間（ΔＴ）が、ＳＲフリップフロップ１１の出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅となる。
例えば、ダウンカウンタ４１での設定値が「３」であり、分解能設定遅延回路４２の遅延時間が８［ｎｓ］であるとすると、出力Ｑのパルス波の幅は３２［ｎｓ］となる。そして、ダウンカウンタ４１の設定値を変えていくことにより、出力Ｑのパルス波の幅を可変することができる。

また、ＳＲフリップフロップ１１から出力Ｑが出力されている間は、その出力Ｑが、往路ゲート１４を介して、パフォーマンスボード２０へ送られる。この際、往路ゲート１４の出力ノードにおける信号レベル（ＤＲ出力）は、図３に示すように、一段高いレベルとなる。そして、パフォーマンスボード２０の配線ケーブル２２を往復したパルス波が帰還信号として戻ってくると、往路ゲート１４の出力ノードの信号レベル（ＤＲ出力）は、同図に示すように、さらに一段高いレベルとなる。
こうして得られたＤＲ出力から、ＴＤＲ法では、配線ケーブル２２の往復による遅延時間２Δｔを検出する。

このように、第一遅延回路３１からＳＲフリップフロップ１１へセット信号が送られた後は、ダウンカウンタ４１で設定値に達するまでカウントダウンが行われ、カウント終了後は、第二ＡＮＤ回路４５からＳＲフリップフロップ１１へリセット信号が送られる。このため、ダウンカウンタ４１における設定値を変更することにより、ＳＲフリップフロップ１１の出力Ｑ（「ＴＤＲ ＯＵＴＰＵＴ」信号）のパルス波の幅の変更が可能となる。したがって、ＴＤＲ測定におけるケーブル長の制約をなくすことができる。

以上、本発明の波形発生回路及び半導体試験装置の好ましい実施形態について説明したが、本発明に係る波形発生回路及び半導体試験装置は上述した実施形態にのみ限定されるものではなく、本発明の範囲で種々の変更実施が可能であることは言うまでもない。
例えば、上述した実施形態では、ダウンカウンタのカウントの分解能を決める遅延回路（第二遅延回路）を一つのみ備えているが、第二遅延回路は一つに限るものではなく、二つ以上備えることもできる。

また、リセット側回路においては、ＡＮＤ回路を二つ、ＯＲ回路を一つ、カウンタを一つ備えてあるが、ＳＲフリップフロップの出力Ｑのパルス波の幅を変更できる構成であれば、ＡＮＤ回路を一つ又は三つ以上、ＯＲ回路を二つ以上、カウンタを二つ以上備え、さらに他の素子を備えることもできる。

本発明は、波形発生回路又は半導体試験装置に用いられているフリップフロップの出力信号のパルス幅を可変させる発明であるため、フリップフロップを備えた波形発生回路又は半導体試験装置に利用可能である。

本発明の半導体試験装置の構成を示すブロック図である。 リセット側回路等の構成を示すブロック図である。 本発明の半導体試験装置における構成各部の動作を示すタイミングチャートである。 従来の半導体試験装置の構成を示すブロック図である。 従来の半導体試験装置における構成各部の動作を示すタイミングチャートである。

符号の説明

１ 半導体試験装置
１０ テストヘッド
１１ ＳＲフリップフロップ
１２ 第一ＯＲ回路
２０ パフォーマンスボード
３０ タイミング補正回路
３１ 第一遅延回路
４０ リセット側回路
４１ ダウンカウンタ
４２ 分解能設定遅延回路
４３ 第二ＯＲ回路
４４ 第一ＡＮＤ回路
４５ 第二ＡＮＤ回路

Claims (5)

1. セット信号を入力してからリセット信号を入力するまで出力信号を出力するフリップフロップと、このフリップフロップへ前記セット信号を送るセット側回路と、前記フリップフロップへ前記リセット信号を送るリセット側回路とを備えた波形発生回路であって、
   前記リセット側回路は、
   前記セット信号が前記フリップフロップへ送られた後にカウントを開始し、所定の設定値に基づいてカウントを行い、このカウントの終了後に前記リセット信号を送出させるカウンタと、
   前記カウンタに入力されるカウント信号を、当該カウンタでカウントが行われるごとに入力し、入力したカウント信号を遅延させる遅延回路と、を備え、
   前記フリップフロップの出力信号のパルス波の幅が、前記カウンタの設定値×前記遅延回路の遅延時間となる
   ことを特徴とする波形発生回路。
2. 前記遅延回路の遅延時間が、
   前記カウンタにおけるカウントの分解能を定める所定の遅延時間に設定される
   ことを特徴とする請求項１記載の波形発生回路。
3. 前記リセット側回路が、
   前記カウンタでカウントが行われるごとに前記遅延回路に対して遅延動作を行わせる遅延ループ回路を備えた
   ことを特徴とする請求項１又は２記載の波形発生回路。
4. 前記リセット側回路が、
   前記遅延回路から遅延後の出力信号を受けると、前記カウンタへカウント信号を出力する第一ＡＮＤ回路と、
   前記カウント信号を入力するとともに、前記遅延回路へ遅延開始信号を送るＯＲ回路と、
   前記遅延回路からの遅延後出力信号と前記カウンタからのカウント完了信号とを入力すると、前記リセット信号を前記フリップフロップへ送る第二ＡＮＤ回路とを備えた
   ことを特徴とする請求項１〜３のいずれか一項記載の波形発生回路。
5. 試験信号を出力するフリップフロップと、
   半導体集積回路が搭載されたパフォーマンスボードへ前記試験信号を出力する往路ゲートと、
   前記パフォーマンスボードから帰還信号を受ける復路ゲートと、
   前記半導体集積回路の外部端子に接続された前記パフォーマンスボード上の配線による遅延時間をＴＤＲ法により測定するために、前記帰還信号を前記フリップフロップにセット信号として入力する帰還ループ回路とを備えた半導体試験装置であって、
   前記フリップフロップに入力されるリセット信号の入力タイミングを調整する請求項１〜請求項４のいずれかに記載のリセット側回路を備えた
   ことを特徴とする半導体試験装置。

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