JP2001044812A - Ｉｃ集積回路 - Google Patents
Ｉｃ集積回路Info
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- 101150110298 INV1 gene Proteins 0.000 claims description 3
- 101100397044 Xenopus laevis invs-a gene Proteins 0.000 claims description 3
- 230000001105 regulatory effect Effects 0.000 claims 1
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- 238000010586 diagram Methods 0.000 description 6
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/08—Details of the phase-locked loop
- H03L7/0805—Details of the phase-locked loop the loop being adapted to provide an additional control signal for use outside the loop
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- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H11/00—Networks using active elements
- H03H11/02—Multiple-port networks
- H03H11/26—Time-delay networks
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- H03K2005/00019—Variable delay
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- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 出力クロックと第１のクロック信号との間の
位相ずれを一層精細なステップ段階で可変にできる集積
回路を提供すること。 【解決手段】 集積回路は出力クロック（ＯＵＴ）を第
１クロック信号（Ｅ）に対して位相ずれを以て生成する
ため用いられる。制御信号（Ａｉ）を介して電流Ｉ2＝
Ｉ1及びＩL＝Ｉ2を種々異なって重み付け得る。重み付
けに依存して出力クロック（ＯＵＴ）の異なる位相ずれ
が行われ得る。
位相ずれを一層精細なステップ段階で可変にできる集積
回路を提供すること。 【解決手段】 集積回路は出力クロック（ＯＵＴ）を第
１クロック信号（Ｅ）に対して位相ずれを以て生成する
ため用いられる。制御信号（Ａｉ）を介して電流Ｉ2＝
Ｉ1及びＩL＝Ｉ2を種々異なって重み付け得る。重み付
けに依存して出力クロック（ＯＵＴ）の異なる位相ずれ
が行われ得る。
Description
【０００１】
【発明の属する技術分野】本発明は第１のクロック信号
から位相ずれした出力クロックを生成するためのＩＣ集
積回路に関する。
から位相ずれした出力クロックを生成するためのＩＣ集
積回路に関する。
【０００２】
【従来の技術】入力クロックに対する出力クロックの調
整可能位相ずれを達成する１つの手法によれば、複数の
同種の遅延素子の直列接続体を設け、該直列接続体の入
力側に入力クロックを供給するものである。ここで、す
べての遅延素子は、同一遅延時間を有する。相互に直列
的に相前後して接続された遅延素子の出力信号は、入力
信号に対してそれぞれ異なる位相ずれを有する、それと
いうのは、遅延素子の遅延時間は、入力クロックのクロ
ック周期に比して小であるからである。マルチプレクサ
により、制御信号を用いて、複数遅延素子のうちの任意
の１つの、出力信号が選択可能である。従って、マルチ
プレクサの制御により遅延素子の直列接続体から１つの
出力クロックを、取出し得、この出力クロックは、入力
クロックに対して所望の位相ずれを有する。
整可能位相ずれを達成する１つの手法によれば、複数の
同種の遅延素子の直列接続体を設け、該直列接続体の入
力側に入力クロックを供給するものである。ここで、す
べての遅延素子は、同一遅延時間を有する。相互に直列
的に相前後して接続された遅延素子の出力信号は、入力
信号に対してそれぞれ異なる位相ずれを有する、それと
いうのは、遅延素子の遅延時間は、入力クロックのクロ
ック周期に比して小であるからである。マルチプレクサ
により、制御信号を用いて、複数遅延素子のうちの任意
の１つの、出力信号が選択可能である。従って、マルチ
プレクサの制御により遅延素子の直列接続体から１つの
出力クロックを、取出し得、この出力クロックは、入力
クロックに対して所望の位相ずれを有する。
【０００３】遅延素子として、例えばインバータが使用
される。但し、それの最小の遅延時間は、使用される作
成テクノロジィに依存していて、従って、任意に短縮す
る訳けにはゆかない。このことから 結論づけられ、成
り立つことは、出力クロックの位相ずれが入力クロック
に対して、比較的粗いステップ−該ステップは、個々の
遅延素子の遅延時間に相応する−をおかなければ変化さ
せ得ないということである。
される。但し、それの最小の遅延時間は、使用される作
成テクノロジィに依存していて、従って、任意に短縮す
る訳けにはゆかない。このことから 結論づけられ、成
り立つことは、出力クロックの位相ずれが入力クロック
に対して、比較的粗いステップ−該ステップは、個々の
遅延素子の遅延時間に相応する−をおかなければ変化さ
せ得ないということである。
【０００４】
【発明が解決しようとする課題】本発明の基礎を成す課
題とするところは、出力クロックと第１のクロック信号
との間の位相ずれを一層精細なステップ段階で可変にで
きる、冒頭に述べた形式の集積回路を提供することにあ
る。
題とするところは、出力クロックと第１のクロック信号
との間の位相ずれを一層精細なステップ段階で可変にで
きる、冒頭に述べた形式の集積回路を提供することにあ
る。
【０００５】
【課題を解決するための手段】前記課題は請求項１の集
積回路の構成要件により解決される。本発明の有利な実
施−及び発展形態−がサブクレームに記載されている。
積回路の構成要件により解決される。本発明の有利な実
施−及び発展形態−がサブクレームに記載されている。
【０００６】本発明の回路では、電流源から送出される
２つの電流の値の変化により、出力クロックと第１のク
ロック信号との間の位相ずれの調整セッティングが行わ
れる。両電流に対する調整ステップが細かく精細になれ
ばなるほど、位相ずれは、それだけ益々精細微細なステ
ップで可変できる。ここで、調整可能位相ずれのステッ
プ幅は調整可能電流源の“分解能”に依存するものであ
り、集積回路の作製テクノロジィにはもはや依存しない
ものとなる。
２つの電流の値の変化により、出力クロックと第１のク
ロック信号との間の位相ずれの調整セッティングが行わ
れる。両電流に対する調整ステップが細かく精細になれ
ばなるほど、位相ずれは、それだけ益々精細微細なステ
ップで可変できる。ここで、調整可能位相ずれのステッ
プ幅は調整可能電流源の“分解能”に依存するものであ
り、集積回路の作製テクノロジィにはもはや依存しない
ものとなる。
【０００７】
【実施例】次に本発明の実施例を示す図を用いて本発明
を詳述する。
を詳述する。
【０００８】図１は調整可能電流源Ｉを示し、この調整
可能電流源は、２つの出力側１０，２０にてそれぞれ１
つの調整可能電流ＩE，ＩLを送出する。電流源は、３つ
のｐチャネルトランジスタＰ１，Ｐ２，Ｐ３を有し、こ
れらの３つのｐチャネルトランジスタＰ１，Ｐ２，Ｐ３
は、それの第１のチャネル端子を以て、正の給電電位Ｖ
ＤＤに接続されている。それのゲート端子は、一定電位
Ｖｃｏｎｓｔに接続されている。３つのｐチャネルトラ
ンジスタＰ１，Ｐ２，Ｐ３のコンダクタンス導電率ない
し電流伝導率は、オン導通状態にて、それぞれファクタ
係数２だけ相異なる。従って、第２ｐチャネルトランジ
スタＰ２は、第１ＰチャネルトランジスタＰ１の２倍の
コンダクタンス導電率ないし電流伝導率ないし電流伝導
率を有し、第３ｐチャネルトランジスタＰ３の半分のコ
ンダクタンス導電率ないし電流伝導率を有する。このこ
とは、図１中、数１，２，４で示す。３つのトランジス
タＰ１，Ｐ２，Ｐ３の第２のチャネル端子は、それぞ
れ、更なるｐチャネルトランジスタＰ４、Ｐ６，Ｐ８を
介して、電流源Ｉの第１出力側１０に接続されており、
そして、それぞれ他のｐチャネルトランジスタＰ５、Ｐ
７，Ｐ９を介して第２出力側２０に接続されている。ト
ランジスタＰ４，Ｐ６，Ｐ８はそれのゲートにて、制御
信号Ａ０，Ａ１，Ａ２に接続され、トランジスタＰ５，
Ｐ７，Ｐ９は、それに対して相補的な制御信号／Ａ０，
／Ａ１、／Ａ２に接続されている。３つのＰ１，Ｐ２，
Ｐ３は、定電流源−該定電流源はそれぞれファクタ２だ
け相異なる−定電流を送出する−として用いられ、トラ
ンジスタ対Ｐ４，Ｐ５；Ｐ６，Ｐ７；Ｐ８，Ｐ９のうち
両トランジスタのうちの唯１つがそれぞれオン導通にな
る、それというのは、制御信号Ａｉは、デジタル信号で
あるからである制御信号Ａｉ及びそれの相補的信号／Ａ
ｉを介して、電流源Ｉの出力電流ＩE，ＩLの値を歩進的
に変化させ得、ここで、両電流の和は常に一定に保たれ
る。当該の実施例では、その和は７Ｉである。要するに
電流源Ｉは、そこにてデジタル制御信号Ａｉがアナログ
電流ＩＥ、ＩLに変換されるＤ／Ａ変換器である。
可能電流源は、２つの出力側１０，２０にてそれぞれ１
つの調整可能電流ＩE，ＩLを送出する。電流源は、３つ
のｐチャネルトランジスタＰ１，Ｐ２，Ｐ３を有し、こ
れらの３つのｐチャネルトランジスタＰ１，Ｐ２，Ｐ３
は、それの第１のチャネル端子を以て、正の給電電位Ｖ
ＤＤに接続されている。それのゲート端子は、一定電位
Ｖｃｏｎｓｔに接続されている。３つのｐチャネルトラ
ンジスタＰ１，Ｐ２，Ｐ３のコンダクタンス導電率ない
し電流伝導率は、オン導通状態にて、それぞれファクタ
係数２だけ相異なる。従って、第２ｐチャネルトランジ
スタＰ２は、第１ＰチャネルトランジスタＰ１の２倍の
コンダクタンス導電率ないし電流伝導率ないし電流伝導
率を有し、第３ｐチャネルトランジスタＰ３の半分のコ
ンダクタンス導電率ないし電流伝導率を有する。このこ
とは、図１中、数１，２，４で示す。３つのトランジス
タＰ１，Ｐ２，Ｐ３の第２のチャネル端子は、それぞ
れ、更なるｐチャネルトランジスタＰ４、Ｐ６，Ｐ８を
介して、電流源Ｉの第１出力側１０に接続されており、
そして、それぞれ他のｐチャネルトランジスタＰ５、Ｐ
７，Ｐ９を介して第２出力側２０に接続されている。ト
ランジスタＰ４，Ｐ６，Ｐ８はそれのゲートにて、制御
信号Ａ０，Ａ１，Ａ２に接続され、トランジスタＰ５，
Ｐ７，Ｐ９は、それに対して相補的な制御信号／Ａ０，
／Ａ１、／Ａ２に接続されている。３つのＰ１，Ｐ２，
Ｐ３は、定電流源−該定電流源はそれぞれファクタ２だ
け相異なる−定電流を送出する−として用いられ、トラ
ンジスタ対Ｐ４，Ｐ５；Ｐ６，Ｐ７；Ｐ８，Ｐ９のうち
両トランジスタのうちの唯１つがそれぞれオン導通にな
る、それというのは、制御信号Ａｉは、デジタル信号で
あるからである制御信号Ａｉ及びそれの相補的信号／Ａ
ｉを介して、電流源Ｉの出力電流ＩE，ＩLの値を歩進的
に変化させ得、ここで、両電流の和は常に一定に保たれ
る。当該の実施例では、その和は７Ｉである。要するに
電流源Ｉは、そこにてデジタル制御信号Ａｉがアナログ
電流ＩＥ、ＩLに変換されるＤ／Ａ変換器である。
【０００９】上述の電流源Ｉの代わりに、本発明では、
２つの出力電流を送出する任意の他の調整可能電流源を
使用でき、前記の出力電流の値が調整可能であり、それ
等の和は各調整セッティングに対して一定である。
２つの出力電流を送出する任意の他の調整可能電流源を
使用でき、前記の出力電流の値が調整可能であり、それ
等の和は各調整セッティングに対して一定である。
【００１０】図１の本発明の回路は、更に、８つのｎチ
ャネルトランジスタＮ１〜Ｎ８を有し、それ等の８つの
ｎチャネルトランジスタＮ１〜Ｎ８の配置構成を以下説
明する。
ャネルトランジスタＮ１〜Ｎ８を有し、それ等の８つの
ｎチャネルトランジスタＮ１〜Ｎ８の配置構成を以下説
明する。
【００１１】電流源Ｉの第１出力側１０は、第７トラン
ジスタＮ７及び第１トランジスタＮ１を介してアース電
位に対する給電線路Ｌに接続されている。第１トランジ
スタＮ１のゲートは、それのドレインに接続され、そし
て第１コンデンサＣ１を介してアースに接続されてい
る。電流源Ｉの第２出力側２０は、第８トランジスタＮ
８と第２トランジスタＮ２を介してアースに接続されて
いる。第８トランジスタＮ８のゲートは、正の給電電位
ＶＤＤに接続されている。第２トランジスタＮ２のゲー
トは、それのドレインに接続され、かつ、第２コンデン
サＣ２を介してアースに接続されている。
ジスタＮ７及び第１トランジスタＮ１を介してアース電
位に対する給電線路Ｌに接続されている。第１トランジ
スタＮ１のゲートは、それのドレインに接続され、そし
て第１コンデンサＣ１を介してアースに接続されてい
る。電流源Ｉの第２出力側２０は、第８トランジスタＮ
８と第２トランジスタＮ２を介してアースに接続されて
いる。第８トランジスタＮ８のゲートは、正の給電電位
ＶＤＤに接続されている。第２トランジスタＮ２のゲー
トは、それのドレインに接続され、かつ、第２コンデン
サＣ２を介してアースに接続されている。
【００１２】正の給電電位ＶＤＤは、第１０ｐ−チャネ
ルトランジスタＰ１０を介して、回路ノードＫに接続さ
れている。ＰチャネルトランジスタＰ１０のゲートは、
プリチャージ信号ＰＲＥに接続されている。回路ノード
Ｋは、第１トランジスタ３及び第４トランジスタＮ４を
介してアースに接続されている。更に回路ノードＫは、
第５トランジスタＮ５及び第６トランジスタＮ６を介し
て同様にアースに接続されている。第３トランジスタＮ
３のゲートは、第１クロック信号Ｅに接続され、第５ト
ランジスタＮ５のゲートは、第２クロック信号Ｌに接続
されている。第４トランジスタＮ４のゲートは、第１ト
ランジスタＮ１のゲートに接続され、第６トランジスタ
Ｎ６のゲートは、第２トランジスタＮ２のゲートに接続
されている。第３（Ｎ３）及び第４トランジスタ（Ｎ
４）の直列接続体を介して第１電流Ｉ1が流れ、そし
て、第５（Ｎ５）及び第６（Ｎ６）トランジスタを通っ
て第２電流Ｉ2が流れる。第１（Ｎ１）及び第４（Ｎ
４）トランジスタは第１のカレントミラーを形成し、第
２（Ｎ２）及び第６（Ｎ６）トランジスタは、第２のカ
レントミラーを形成する。要するに、第３（Ｎ３）ない
し第５（Ｎ５）トランジスタがオン導通であり、回路ノ
ードが完全にアース電位に放電されていない限り、第１
電流Ｉ1は、第１出力側１０における電流ＩEに比例し、
第２電流Ｉ2は、電流源Ｉの第２出力側２０における電
流ＩLに比例する。本実施例では、カレントミラーは次
のように選定されている、即ち、第１電流Ｉ1が電流源
の第１出力側１０における電流ＩEと一致し、第２電流
Ｉ２が電流源Ｉの第２出力側２０における電流ＩLと一
致するように選定されている。要するに、Ｉ1＝ＩE及び
Ｉ2＝Ｉ L。
ルトランジスタＰ１０を介して、回路ノードＫに接続さ
れている。ＰチャネルトランジスタＰ１０のゲートは、
プリチャージ信号ＰＲＥに接続されている。回路ノード
Ｋは、第１トランジスタ３及び第４トランジスタＮ４を
介してアースに接続されている。更に回路ノードＫは、
第５トランジスタＮ５及び第６トランジスタＮ６を介し
て同様にアースに接続されている。第３トランジスタＮ
３のゲートは、第１クロック信号Ｅに接続され、第５ト
ランジスタＮ５のゲートは、第２クロック信号Ｌに接続
されている。第４トランジスタＮ４のゲートは、第１ト
ランジスタＮ１のゲートに接続され、第６トランジスタ
Ｎ６のゲートは、第２トランジスタＮ２のゲートに接続
されている。第３（Ｎ３）及び第４トランジスタ（Ｎ
４）の直列接続体を介して第１電流Ｉ1が流れ、そし
て、第５（Ｎ５）及び第６（Ｎ６）トランジスタを通っ
て第２電流Ｉ2が流れる。第１（Ｎ１）及び第４（Ｎ
４）トランジスタは第１のカレントミラーを形成し、第
２（Ｎ２）及び第６（Ｎ６）トランジスタは、第２のカ
レントミラーを形成する。要するに、第３（Ｎ３）ない
し第５（Ｎ５）トランジスタがオン導通であり、回路ノ
ードが完全にアース電位に放電されていない限り、第１
電流Ｉ1は、第１出力側１０における電流ＩEに比例し、
第２電流Ｉ2は、電流源Ｉの第２出力側２０における電
流ＩLに比例する。本実施例では、カレントミラーは次
のように選定されている、即ち、第１電流Ｉ1が電流源
の第１出力側１０における電流ＩEと一致し、第２電流
Ｉ２が電流源Ｉの第２出力側２０における電流ＩLと一
致するように選定されている。要するに、Ｉ1＝ＩE及び
Ｉ2＝Ｉ L。
【００１３】回路ノードＫはインバータＩＮＶを介して
本発明の集積回路の図１に示す部分回路の出力側に接続
されており、前記出力側から出力クロックＯＵＴが生ぜ
しめられる。
本発明の集積回路の図１に示す部分回路の出力側に接続
されており、前記出力側から出力クロックＯＵＴが生ぜ
しめられる。
【００１４】第７トランジスタＮ７及び第８トランジス
タＮ８は、第３Ｎ３及び第５Ｎ５トランジスタと全く同
じように選定されている。それ等のトランジスタは、た
んに、回路の対称化にのみ用いられ、本発明の他の実施
例では省き得る。コンデンサＣ１，Ｃ２は、第１トラン
ジスタＮ１及び第２トランジスタＮ２のゲートにおける
電位の安定化に用いられる。前記電位はコンデンサＣ
１，Ｃ２を設けることなく、容易にクロック信号Ｅ，Ｌ
のレベルの状態遷移のもとで第３Ｎ３及び第５Ｎ５トラ
ンジスタのゲートソース容量及び第４Ｎ４及び第６Ｎ６
トランジスタのゲートドレイン容量を介して制御され得
る。本発明の他の実施例ではコンデンサＣ１，Ｃ２を省
くこともできる。
タＮ８は、第３Ｎ３及び第５Ｎ５トランジスタと全く同
じように選定されている。それ等のトランジスタは、た
んに、回路の対称化にのみ用いられ、本発明の他の実施
例では省き得る。コンデンサＣ１，Ｃ２は、第１トラン
ジスタＮ１及び第２トランジスタＮ２のゲートにおける
電位の安定化に用いられる。前記電位はコンデンサＣ
１，Ｃ２を設けることなく、容易にクロック信号Ｅ，Ｌ
のレベルの状態遷移のもとで第３Ｎ３及び第５Ｎ５トラ
ンジスタのゲートソース容量及び第４Ｎ４及び第６Ｎ６
トランジスタのゲートドレイン容量を介して制御され得
る。本発明の他の実施例ではコンデンサＣ１，Ｃ２を省
くこともできる。
【００１５】図６は、図１の下方部分に対して代替選択
的な実施例を示し、この代替選択的実施例では第３Ｎ
３，第４Ｎ４、及び第５Ｎ５，第６Ｎ６トランジスタの
順序が入れ替わっている。他のｎチャネルトランジスタ
Ｎ１，Ｎ７及びＮ２，Ｎ８の順序も入れ替わっている。
これと代替選択的に、同じく、コンデンサＣ１，Ｃ２，
及び第７トランジスタＮ７及び第８Ｎ８トランジスタを
省き得る。
的な実施例を示し、この代替選択的実施例では第３Ｎ
３，第４Ｎ４、及び第５Ｎ５，第６Ｎ６トランジスタの
順序が入れ替わっている。他のｎチャネルトランジスタ
Ｎ１，Ｎ７及びＮ２，Ｎ８の順序も入れ替わっている。
これと代替選択的に、同じく、コンデンサＣ１，Ｃ２，
及び第７トランジスタＮ７及び第８Ｎ８トランジスタを
省き得る。
【００１６】図２では、図１の回路に対する信号特性経
過を示す。第２クロック信号Ｌは、第１クロック信号Ｅ
に対して１時間間隔Ｔだけ位相ずれしている。第１クロ
ック信号Ｅの正の側縁の前に、即ち、第３Ｎ３及び第５
Ｎ５トランジスタがオフ切状態になっている間に、プリ
チャージ信号ＰＲＥを介して、回路ノードＫは、正の給
電電位ＶＤＤの値に充電される。それに引き続いて、第
１０のＰチャネルトランジスタＰ１０が再び阻止遮断さ
れる。早い時点ｔEにて生じる第１クロック信号Ｅの正
の側縁と共に、先ず、第３トランジスタＮ３がオン導通
になり、その結果回路ノードＫでは第１電流Ｉ１で放電
電流が流れる（回路ノードＫにおける電位経過のフラッ
トな勾配）。事後の遅い時点ｔLでの第２クロック信号
Ｌの正の側縁により、第３のトランジスタＮ３のほかに
付加的に、第５のトランジスタＮ５も導通接続され、そ
の結果回路ノードにて、第１電流Ｉ１のみならず第２電
流Ｉ２での放電電流も流れる（回路ノードＫにおける電
位経過の急峻な勾配）。図２には回路ノードＫの電位経
過において、早い時点ｔEにて生じる第１クロック信号
Ｅの正の側縁と、第２クロック信号Ｌの正の側縁との間
で当該の回路ノードが有するフラットな勾配が外挿、補
外して、破線で記入してある。
過を示す。第２クロック信号Ｌは、第１クロック信号Ｅ
に対して１時間間隔Ｔだけ位相ずれしている。第１クロ
ック信号Ｅの正の側縁の前に、即ち、第３Ｎ３及び第５
Ｎ５トランジスタがオフ切状態になっている間に、プリ
チャージ信号ＰＲＥを介して、回路ノードＫは、正の給
電電位ＶＤＤの値に充電される。それに引き続いて、第
１０のＰチャネルトランジスタＰ１０が再び阻止遮断さ
れる。早い時点ｔEにて生じる第１クロック信号Ｅの正
の側縁と共に、先ず、第３トランジスタＮ３がオン導通
になり、その結果回路ノードＫでは第１電流Ｉ１で放電
電流が流れる（回路ノードＫにおける電位経過のフラッ
トな勾配）。事後の遅い時点ｔLでの第２クロック信号
Ｌの正の側縁により、第３のトランジスタＮ３のほかに
付加的に、第５のトランジスタＮ５も導通接続され、そ
の結果回路ノードにて、第１電流Ｉ１のみならず第２電
流Ｉ２での放電電流も流れる（回路ノードＫにおける電
位経過の急峻な勾配）。図２には回路ノードＫの電位経
過において、早い時点ｔEにて生じる第１クロック信号
Ｅの正の側縁と、第２クロック信号Ｌの正の側縁との間
で当該の回路ノードが有するフラットな勾配が外挿、補
外して、破線で記入してある。
【００１７】図２は、次のように回路ノードにおける電
位から生じる出力クロックＯＵＴの経過をも示す：イン
バータＩＮＶは、上限及び下限のスイッチング限界値Ｖ
INVを有し、それ等のスイッチング限界値は、簡単化し
て、同一であると仮定してある。回路ノードＫにおける
電位が、上限の限界値を超えると、出力クロックＯＵＴ
は負の側縁を有する。回路ノードＫにおける電位が、イ
ンバータＩＮＶの下限のスイッチング限界値を下回る
と、出力クロックＯＵＴは正の側縁を有する。
位から生じる出力クロックＯＵＴの経過をも示す：イン
バータＩＮＶは、上限及び下限のスイッチング限界値Ｖ
INVを有し、それ等のスイッチング限界値は、簡単化し
て、同一であると仮定してある。回路ノードＫにおける
電位が、上限の限界値を超えると、出力クロックＯＵＴ
は負の側縁を有する。回路ノードＫにおける電位が、イ
ンバータＩＮＶの下限のスイッチング限界値を下回る
と、出力クロックＯＵＴは正の側縁を有する。
【００１８】図３は、再度、プリチャージ信号ＰＲＥ、
回路ノードＫにおける電位経過及び出力クロックＯＵＴ
の信号経過の拡大されたセクションを一層より分かり易
くするため示す。プリチャージ信号ＰＲＥの低いレベル
（アース）の間、回路ノードＫは、先ず高いレベル（Ｖ
ＤＤ）に充電される。ここで回路ノードＫの電位は、イ
ンバータＩＮＶの（上限の）スイッチング限界値ＶＩＮ
Ｖを越え、これにより、出力クロックＯＵＴの負の側縁
が生ぜしめられる。早い時点ｔEにて、第１クロック信
号Ｅの正の側縁に基づき、第３のトランジスタＮ３がオ
ン導通になり、その結果差し当たり、たんに第１電流Ｉ
１のみが流れる。
回路ノードＫにおける電位経過及び出力クロックＯＵＴ
の信号経過の拡大されたセクションを一層より分かり易
くするため示す。プリチャージ信号ＰＲＥの低いレベル
（アース）の間、回路ノードＫは、先ず高いレベル（Ｖ
ＤＤ）に充電される。ここで回路ノードＫの電位は、イ
ンバータＩＮＶの（上限の）スイッチング限界値ＶＩＮ
Ｖを越え、これにより、出力クロックＯＵＴの負の側縁
が生ぜしめられる。早い時点ｔEにて、第１クロック信
号Ｅの正の側縁に基づき、第３のトランジスタＮ３がオ
ン導通になり、その結果差し当たり、たんに第１電流Ｉ
１のみが流れる。
【００１９】図３には、早い時点ｔEの後、回路ノード
Ｋの電位に対する４つの異なる経過が示してあり、それ
等の異なる経過は、電流Ｉ１，Ｉ２の相異なる値に対し
て生じたものであり、数１〜４で示されている。経過１
は、次のような場合に相応する、即ち、第１電流Ｉ１＝
７Ｉ０，要するに最大であり、第電流Ｉ２が事後の時点
ｔ１の後でも０である場合に相応する。このことは、図
１に示す電流源Ｉでは、制御信号Ａ０，Ａ１，Ａ２＝０
００であることにより生じる。図３における回路ノード
Ｋでの電位の経過２は次のような場合ケースに相応す
る、即ち、電流Ｉ１＝０，第２電流Ｉ２が最大である場
合ケースに相応する。図３における経過３及び４はそれ
に、電流Ｉ１，Ｉ２が他の値をとる場合ケースに相応す
る。
Ｋの電位に対する４つの異なる経過が示してあり、それ
等の異なる経過は、電流Ｉ１，Ｉ２の相異なる値に対し
て生じたものであり、数１〜４で示されている。経過１
は、次のような場合に相応する、即ち、第１電流Ｉ１＝
７Ｉ０，要するに最大であり、第電流Ｉ２が事後の時点
ｔ１の後でも０である場合に相応する。このことは、図
１に示す電流源Ｉでは、制御信号Ａ０，Ａ１，Ａ２＝０
００であることにより生じる。図３における回路ノード
Ｋでの電位の経過２は次のような場合ケースに相応す
る、即ち、電流Ｉ１＝０，第２電流Ｉ２が最大である場
合ケースに相応する。図３における経過３及び４はそれ
に、電流Ｉ１，Ｉ２が他の値をとる場合ケースに相応す
る。
【００２０】電流Ｉ１が大である場合、回路ノードＫ
は、Ｉ１が小である場合におけるよりも迅速に放電され
る。第２クロック信号Ｌの正の側縁が生じると直ちに、
第２の電流Ｉ２も流れ、その結果回路ノードＫでは同時
に流れる電流Ｉ１，Ｉ２で放電される。従って、事後の
時点ｔ１の後、回路ノードＫにおける電位経過の一層よ
り大の急峻度が生じる。
は、Ｉ１が小である場合におけるよりも迅速に放電され
る。第２クロック信号Ｌの正の側縁が生じると直ちに、
第２の電流Ｉ２も流れ、その結果回路ノードＫでは同時
に流れる電流Ｉ１，Ｉ２で放電される。従って、事後の
時点ｔ１の後、回路ノードＫにおける電位経過の一層よ
り大の急峻度が生じる。
【００２１】図３から明らかなように、回路ノードＫの
電位がインバータＩＮＶの（下限の）スイッチング限界
値ＶINV以下に低下すると直ちに出力クロックＯＵＴが
正の側縁をとる。回路ノードＫにおけり“１”で示す、
電位の経過は、出力クロックＯＵＴの“１”で示す正の
側縁を有し、“２”で示す電位の経過は、出力ＯＵＴの
“２”で示す正の側縁を有する。明らかなように、出力
クロックＯＵＴの正の側縁の時点が電流Ｉ１，Ｉ２ない
しＩE，ＩLの調整セッティングにより選定され得る。こ
こで、出力クロックＯＵＴの正の側縁が時間間隔Ｔだけ
相互に離れている。
電位がインバータＩＮＶの（下限の）スイッチング限界
値ＶINV以下に低下すると直ちに出力クロックＯＵＴが
正の側縁をとる。回路ノードＫにおけり“１”で示す、
電位の経過は、出力クロックＯＵＴの“１”で示す正の
側縁を有し、“２”で示す電位の経過は、出力ＯＵＴの
“２”で示す正の側縁を有する。明らかなように、出力
クロックＯＵＴの正の側縁の時点が電流Ｉ１，Ｉ２ない
しＩE，ＩLの調整セッティングにより選定され得る。こ
こで、出力クロックＯＵＴの正の側縁が時間間隔Ｔだけ
相互に離れている。
【００２２】要するに図１に示す回路により、達成され
るところによれば、出力クロックＯＵＴの正の側縁が第
１クロック信号の正の側縁に対して、或時間間隔だけず
れており、この或時間間隔は、早い時点ｔEと遅い時点
ｔＬとの間で経過する時間間隔Ｔ及び時間間隔Ｔと整数
関係になり更なる時間間隔とから成る。図１における電
流源より高度の電流源を選定することにより、電流Ｉ
１，Ｉ２を更に精確なステップ段階に調整可能である。
従って、電流源に関して相応の高度性、高コストのもと
で、出力クロックＯＵＴの正の側縁（図３参照）を、最
も高い可能な側縁１と最も遅い可能な側縁２との間で任
意の精細なステップで調整セッティングできる。
るところによれば、出力クロックＯＵＴの正の側縁が第
１クロック信号の正の側縁に対して、或時間間隔だけず
れており、この或時間間隔は、早い時点ｔEと遅い時点
ｔＬとの間で経過する時間間隔Ｔ及び時間間隔Ｔと整数
関係になり更なる時間間隔とから成る。図１における電
流源より高度の電流源を選定することにより、電流Ｉ
１，Ｉ２を更に精確なステップ段階に調整可能である。
従って、電流源に関して相応の高度性、高コストのもと
で、出力クロックＯＵＴの正の側縁（図３参照）を、最
も高い可能な側縁１と最も遅い可能な側縁２との間で任
意の精細なステップで調整セッティングできる。
【００２３】図４は、本発明の１実施例の１セクション
を示し、ここでは、図１に示す部分経路は、第２ステー
ジ段を形成し、図４に示す部分回路は、周波数制御回路
の第１ステージ段を形成する。図４は、調整可能遅延ユ
ニットＤを有し、直列接続体にて、相互に直列に接続さ
れた多数のインバータＩ１，Ｉ２，Ｉ３を有する。遅延
素子として用いられる個々のインバータＩ１，Ｉ２，Ｉ
３の遅延ユニットは、図２及び図３に示す時間間隔Ｔに
相応する。インバータＩ１〜Ｉ３の直列接続体の入力側
には入力クロックＩＮが供給される。更に、遅延ユニッ
トＤは、マルチプレクサＭＵＸを有し、このマルチプレ
クサＭＵＸは、インバータＩ１〜Ｉ３の出力側に接続さ
れており、制御入力側を介して供給される制御信号に依
存して、２つの順次連続するインバータの出力信号を、
第１クロック信号Ｅ及び第２クロック信号Ｌとして図１
に示す部分回路に供給する。
を示し、ここでは、図１に示す部分経路は、第２ステー
ジ段を形成し、図４に示す部分回路は、周波数制御回路
の第１ステージ段を形成する。図４は、調整可能遅延ユ
ニットＤを有し、直列接続体にて、相互に直列に接続さ
れた多数のインバータＩ１，Ｉ２，Ｉ３を有する。遅延
素子として用いられる個々のインバータＩ１，Ｉ２，Ｉ
３の遅延ユニットは、図２及び図３に示す時間間隔Ｔに
相応する。インバータＩ１〜Ｉ３の直列接続体の入力側
には入力クロックＩＮが供給される。更に、遅延ユニッ
トＤは、マルチプレクサＭＵＸを有し、このマルチプレ
クサＭＵＸは、インバータＩ１〜Ｉ３の出力側に接続さ
れており、制御入力側を介して供給される制御信号に依
存して、２つの順次連続するインバータの出力信号を、
第１クロック信号Ｅ及び第２クロック信号Ｌとして図１
に示す部分回路に供給する。
【００２４】更に図４は位相検出器Δφを示し、この位
相検出器の第１入力側には入力クロックＩＮが供給さ
れ、この位相検出器の第２入力側には、図１のインバー
タＩＮＶの出力クロックＯＵＴが遅延素子ｄＴを介して
供給される。位相検出器Δφにより検出された、入力ク
ロックＩＮと出力クロックＯＵＴとの間の位相差に依存
して、位相検出器Δφに後置接続の位相検出器Ｃは相応
の制御信号Ａ０〜Ａ７を生成し、それ等の制御信号Ａ０
〜Ａ７は１つのデジタル制御語のビットである。ここ
で、５つのＭＳＢの制御ビットがマルチプレクサに粗制
御信号として供給され、３つのＬＳＢの制御ビット及び
それの、インバータＩ１０を介して生成される相補的信
号／Ａ０〜Ａ２が、図１の電流源Ｉの微制御信号として
図１の電流源Ｉに供給される。要するに、粗制御信号Ａ
３〜Ａ７を介して、遅延ユニットＤの遅延時間が調整セ
ッティングされ、微制御信号Ａ０〜Ａ２を介して、付加
的な遅延が図１に示す部分回路により調整セッティング
される。微遅延段は、それに前置に接続された遅延段の
それぞれの調整可能な遅延ステップを細分化する。
相検出器の第１入力側には入力クロックＩＮが供給さ
れ、この位相検出器の第２入力側には、図１のインバー
タＩＮＶの出力クロックＯＵＴが遅延素子ｄＴを介して
供給される。位相検出器Δφにより検出された、入力ク
ロックＩＮと出力クロックＯＵＴとの間の位相差に依存
して、位相検出器Δφに後置接続の位相検出器Ｃは相応
の制御信号Ａ０〜Ａ７を生成し、それ等の制御信号Ａ０
〜Ａ７は１つのデジタル制御語のビットである。ここ
で、５つのＭＳＢの制御ビットがマルチプレクサに粗制
御信号として供給され、３つのＬＳＢの制御ビット及び
それの、インバータＩ１０を介して生成される相補的信
号／Ａ０〜Ａ２が、図１の電流源Ｉの微制御信号として
図１の電流源Ｉに供給される。要するに、粗制御信号Ａ
３〜Ａ７を介して、遅延ユニットＤの遅延時間が調整セ
ッティングされ、微制御信号Ａ０〜Ａ２を介して、付加
的な遅延が図１に示す部分回路により調整セッティング
される。微遅延段は、それに前置に接続された遅延段の
それぞれの調整可能な遅延ステップを細分化する。
【００２５】図４における出力クロックＯＵＴは、遅延
素子ｄＴを介して位相検出器Δφの第２入力側と接続さ
れている。その結果出力クロックＯＵＴは、被制御状態
においても−該被制御状態では位相検出器Δφが位相差
０を検出する−位相検出器Δφの第２入力クロックに対
して遅延素子ｄＴの遅延時間に相応する位相ずれを有す
る。相応の遅延素子を、付加的に、又は代替選択的に入
力クロックＩＮと位相検出器Δφの第１入力側との間に
配することもできる。
素子ｄＴを介して位相検出器Δφの第２入力側と接続さ
れている。その結果出力クロックＯＵＴは、被制御状態
においても−該被制御状態では位相検出器Δφが位相差
０を検出する−位相検出器Δφの第２入力クロックに対
して遅延素子ｄＴの遅延時間に相応する位相ずれを有す
る。相応の遅延素子を、付加的に、又は代替選択的に入
力クロックＩＮと位相検出器Δφの第１入力側との間に
配することもできる。
【００２６】図５は、図４に対して遅延ユニットＤの代
替選択的な実施例を示し、この実施例では、マルチプレ
クサＭＵＸは２つでなく、単に１つの出力側を有し、該
出力側では、マルチプレクサＭＵＸは、第１クロック信
号Ｅを出力する。粗制御信号Ａ３〜Ａ７を介して、イン
バータＩ１〜Ｉ３のうちの１つの、出力信号の選択が行
われる。付加的なインバータＩＮＶ１は、第１クロック
信号Ｅから、第２クロック信号Ｌを生じさせる。ここ
で、付加的インバータＩ１〜Ｉ３の遅延時間は、遅延ユ
ニットＤの個々のインバータの遅延時間に等しい。従っ
て、本発明の当該の実施例においても、図４の実施例に
おけるように、第１クロック信号Ｅ及び第２クロック信
号Ｌの側縁間で、最小の調整可能遅延ステップ７に等し
い時間間隔Ｔが経過することが保証される。
替選択的な実施例を示し、この実施例では、マルチプレ
クサＭＵＸは２つでなく、単に１つの出力側を有し、該
出力側では、マルチプレクサＭＵＸは、第１クロック信
号Ｅを出力する。粗制御信号Ａ３〜Ａ７を介して、イン
バータＩ１〜Ｉ３のうちの１つの、出力信号の選択が行
われる。付加的なインバータＩＮＶ１は、第１クロック
信号Ｅから、第２クロック信号Ｌを生じさせる。ここ
で、付加的インバータＩ１〜Ｉ３の遅延時間は、遅延ユ
ニットＤの個々のインバータの遅延時間に等しい。従っ
て、本発明の当該の実施例においても、図４の実施例に
おけるように、第１クロック信号Ｅ及び第２クロック信
号Ｌの側縁間で、最小の調整可能遅延ステップ７に等し
い時間間隔Ｔが経過することが保証される。
【００２７】図４及び図５に示す実施例では、出力クロ
ックＯＵＴと入力クロックＩＮとの間の位相ずれ全体
は、図４及び図５にて生ぜしめられる位相ずれと、付加
的位相ずれから成り、前記付加的位相ずれは、図１の部
分回路にて生ぜしめられる位相ずれである。
ックＯＵＴと入力クロックＩＮとの間の位相ずれ全体
は、図４及び図５にて生ぜしめられる位相ずれと、付加
的位相ずれから成り、前記付加的位相ずれは、図１の部
分回路にて生ぜしめられる位相ずれである。
【００２８】図４及び図５に示す遅延ユニットＤは、粗
遅延段であり、図１に示す部分回路は、微遅延段であ
る。粗遅延段では最小達成可能な遅延変化は、個々のイ
ンバータＩ１〜Ｉ３の遅延と一致し、以て、集積回路の
使用される作製テクノロジィに依存する。微遅延段の場
合、遅延を、更に一層より小さなステップで変化させ
得、前記の一層より小さなステップは、どのステップに
て電流源Ｉの出力電流ＩE，ＩＬが可変できるかに依存
する。
遅延段であり、図１に示す部分回路は、微遅延段であ
る。粗遅延段では最小達成可能な遅延変化は、個々のイ
ンバータＩ１〜Ｉ３の遅延と一致し、以て、集積回路の
使用される作製テクノロジィに依存する。微遅延段の場
合、遅延を、更に一層より小さなステップで変化させ
得、前記の一層より小さなステップは、どのステップに
て電流源Ｉの出力電流ＩE，ＩＬが可変できるかに依存
する。
【００２９】図４及び図５に示す遅延ユニットに対して
代替選択的に本発明の他の実施例では、遅延ユニットＤ
の各遅延素子は、たんに１つのインバータ回路Ｉ１〜Ｉ
３から成るのではなく、それぞれ複数の例えば２つのイ
ンバータから成る。その際、マルチプレクサの入力側
は、各遅延素子のそれぞれ第２インバータの出力側に接
続されており、前記の第２インバータの出力側は、各遅
延素子の出力側を形成する。
代替選択的に本発明の他の実施例では、遅延ユニットＤ
の各遅延素子は、たんに１つのインバータ回路Ｉ１〜Ｉ
３から成るのではなく、それぞれ複数の例えば２つのイ
ンバータから成る。その際、マルチプレクサの入力側
は、各遅延素子のそれぞれ第２インバータの出力側に接
続されており、前記の第２インバータの出力側は、各遅
延素子の出力側を形成する。
【００３０】図４及び図５の実施例における位相制御器
Ｃは、例えば、連続的にインクリメントする、ないしデ
インクリメントするカウンタとして実現され得、位相検
出器Δφは、たんにデジタル出力信号を送出し得、この
デジタル出力信号はそれにより検出された位相差が正で
あるか負であるかを指示するものである。位相差に応じ
て、位相制御器は制御信号Ａ０〜Ａ７をインクリメン
ト、又はデクリメントしていて、遂には位相検出器Δφ
が当該の位相制御器に出力クロックに出力クロックＯＵ
Ｔと入力クロックＩＮとの位相差の極性変化を新たに指
示することが可能である。
Ｃは、例えば、連続的にインクリメントする、ないしデ
インクリメントするカウンタとして実現され得、位相検
出器Δφは、たんにデジタル出力信号を送出し得、この
デジタル出力信号はそれにより検出された位相差が正で
あるか負であるかを指示するものである。位相差に応じ
て、位相制御器は制御信号Ａ０〜Ａ７をインクリメン
ト、又はデクリメントしていて、遂には位相検出器Δφ
が当該の位相制御器に出力クロックに出力クロックＯＵ
Ｔと入力クロックＩＮとの位相差の極性変化を新たに指
示することが可能である。
【００３１】
【発明の効果】本発明によれば、出力クロックと第１の
クロック信号との間の位相ずれを一層精細なステップ段
階で可変にできる集積回路を実現することができ、電流
源から送出される２つの電流の値の変化により、出力ク
ロックと第１のクロック信号との間の位相ずれの調整セ
ッティングが行われ得、両電流に対する調整ステップが
細かく精細になればなるほど、位相ずれは、それだけ益
々精細微細なステップで可変でき、ここで、調整可能位
相ずれのステップ幅は調整可能電流源の“分解能”に依
存するものであり、集積回路の作製テクノロジィにはも
はや依存しないものとなるという効果が奏される。
クロック信号との間の位相ずれを一層精細なステップ段
階で可変にできる集積回路を実現することができ、電流
源から送出される２つの電流の値の変化により、出力ク
ロックと第１のクロック信号との間の位相ずれの調整セ
ッティングが行われ得、両電流に対する調整ステップが
細かく精細になればなるほど、位相ずれは、それだけ益
々精細微細なステップで可変でき、ここで、調整可能位
相ずれのステップ幅は調整可能電流源の“分解能”に依
存するものであり、集積回路の作製テクノロジィにはも
はや依存しないものとなるという効果が奏される。
【図１】集積回路の部分回路の回路図。
【図２】図１の回路における信号経過の特性図。
【図３】図２の信号経過の拡大したセクションの特性
図。
図。
【図４】図１の部分回路に対する入力信号を送出する集
積回路に対する部分回路の回路略図。
積回路に対する部分回路の回路略図。
【図５】図４に示す部分回路に対して代替選択的部分回
路の回路略図。
路の回路略図。
【図６】図１に示す部分回路に対して代替選択的部分回
路の回路略図。
路の回路略図。
１０ 出力側 ２０ 出力側 Ａ０ 制御信号 Ａ１ 制御信号 Ａ２ 制御信号 ／Ａ１ 相補制御信号 ／Ａ２ 相補制御信号 Ｃ１ コンデンサ Ｉ 電流源 ＩE 電流 ＩL 電流 Ｋ 回路ノード Ｋ 給電線路 Ｎ１ 第１トランジスタ Ｎ２ 第２トランジスタ Ｎ３ 第３トランジスタ Ｎ４ 第４トランジスタ Ｎ５ 第５トランジスタ Ｎ６ 第６トランジスタ Ｎ７ 第７トランジスタ Ｎ８ 第８トランジスタ Ｐ１ トランジスタ Ｐ２ トランジスタ Ｐ３ トランジスタ Ｐ４ トランジスタ Ｐ５ トランジスタ Ｐ６ トランジスタ Ｐ７ トランジスタ Ｐ８ トランジスタ Ｐ９ トランジスタ Ｐ１０ トランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 トルステン パルチュ ドイツ連邦共和国 ミュンヘン ヘルツォ ークシュタントシュトラーセ 26 (72)発明者 ティロ マルクス ドイツ連邦共和国 ミュンヘン シュトレ バーシュトラーセ ６
Claims (7)
- 【請求項１】 ＩＣ集積回路において、２つの出力側
（１０，２０）を有する調整可能電流源（Ｉ）を有し、
前記２つの出力側（１０，２０）から、２つの調整可能
電流（ＩE，ＩL）が送出され、前記２つの調整可能電流
（ＩE，ＩL）の和が、種々の調整セッティングに対して
実質的に一定であり、制御信号（Ａｉ、／Ａｉ）の供給
のための少なくとも１つの制御入力側を有し、前記制御
信号（Ａｉ、／Ａｉ）に依存して、両電流の調整セッテ
ィングが行われるように構成されており、 電流源（Ｉ）の第１出力側（１０）は、第１トランジス
タ（Ｎ１）を介して、そして、電流源（Ｉ）の第２出力
側（２０）は、第２トランジスタ（Ｎ２）を介して、第
１電位（アース）に対する給電線路（Ｌ）に接続されて
おり、 １つの回路ノード（Ｋ）を第２電位（ＶＤＤ）へプリチ
ャージするためプリチャージユニット（ｐ１０）を有
し、 第３（Ｎ３）と第４（Ｎ４）トランジスタの直列接続体
を有し、該直列接続体を介して、回路ノード（Ｋ）は、
給電線路（Ｌ）と接続されており、 第３トランジスタ（Ｎ３）の制御端子が第１クロック信
号（Ｅ）に接続され、第１トランジスタ（Ｎ１）の制御
端子が、それの給電線路（Ｌ）から離隔した方のチャネ
ル端子に接続され、かつ、第４トランジスタ（Ｎ４）の
制御端子に接続されており、 第５（Ｎ５）及び第６（Ｎ６）トランジスタの直列接続
体を有し、該直列接続体を介して回路ノード（Ｋ）は給
電線路（Ｌ）に接続されており、 第５トランジスタ（Ｎ５）の制御端子が第１クロック信
号（Ｅ）に対して位相ずれした第２クロック信号（Ｌ）
に接続され、第２トランジスタ（Ｎ２）の制御端子は、
それの、給電線路（Ｌ）から離隔したほうのチャネル端
子及び第６トランジスタ（Ｎ６）の制御端子に接続され レベル検出器（ＩＮＶ）を有し、該レベル検出器（ＩＮ
Ｖ）は、入力側にて回路ノード（Ｋ）に接続され、それ
の出力側に出力クロック（ＯＵＴ）を送出するものであ
り、前記出力クロック（ＯＵＴ）は、回路ノードにおけ
る電位がレベル検出器の下限スイッチング限界値（Ｖ
INV）を下回ると、第１のレベルをとり、回路ノードに
おける電位がレベル検出器の上限スイッチング限界値
（ＶINV）を上回ると、第２のレベルをとるように構成
されていることを特徴とするＩＣ集積回路。 - 【請求項２】 調整可能遅延ユニット（Ｄ）を有し、該
調整可能遅延ユニット（Ｄ）には入力側にて入力クロッ
ク（ＩＮ）が供給され、前記調整可能遅延ユニットは、
それの出力側にて、第１のクロック信号（Ｅ）を送出
し、それの遅延時間の調整セッティングのための制御入
力側（Ａ３…７）を有し、 第１及び第２入力側を有する位相比較器（Δφ）を有
し、前記第１入力側は、入力クロック（ＩＮ）と接続さ
れ、前記第２入力側は、レベル検出器（ＩＮＶ）の出力
側と接続されており、 入力側にて位相比較器（Δφ）の出力側に接続された位
相制御器（Ｃ）を有し、該位相制御器は、位相比較器に
より検出された位相差に依存して、粗制御信号（Ａ３…
Ａ７）及び微制御信号（Ａ０…２）を生成するものであ
り、前記位相制御器は、粗制御信号の出力のための少な
くとも１つの第１の出力側及び微制御信号の出力のため
の第２の出力側を有し、 位相制御器（Ｃ）の第１出力側は遅延ユニット（Ｄ）の
制御入力側に接続され、位相制御器（Ｃ）の第２出力側
は調整可能電流源（Ｉ）の制御入力側と接続されている
ことを特徴とする請求項１記載の回路。 - 【請求項３】 第１クロック信号（Ｅ）と第２クロック
信号（Ｌ）との位相ずれは、遅延ユニット（Ｄ）の最小
遅延ステップに等しいように構成されており、前記の最
小遅延ステップだけそれの遅延時間が粗制御信号（Ａ３
…７）を介して可変であることを特徴とする請求項２記
載の回路。 - 【請求項４】 当該の遅延ユニット（Ｄ）は、遅延素子
（Ｉｉ）を有し、前記遅延素子の遅延時間がそれぞれ最
小の遅延ステップに相応し、そして、それの遅延ユニッ
ト（Ｄ）により生ぜしめられた第１のクロック信号
（Ｅ）が、遅延素子（Ｉｉ）のうちの１つの入力信号で
あり、それの第２クロック信号（Ｌ）が同一遅延素子の
出力信号であることを特徴とする請求項３記載の回路。 - 【請求項５】 当該の遅延ユニット（Ｄ）は、遅延素子
（Ｉｉ）の直列接続体を有し、前記遅延素子の遅延時間
がそれぞれ最小の遅延ステップに相応し、そして、それ
の遅延ユニット（Ｄ）により生ぜしめられた第１のクロ
ック信号（Ｅ）が、遅延素子（Ｉｉ）のうちの１つの出
力信号であり、 付加的な遅延素子（ＩＮＶ１）を有し、該付加的な遅延
素子（ＩＮＶ１）の遅延時間が実質的に遅延ユニット
（Ｄ）の遅延素子（Ｉｉ）の遅延時間と一致し、前記遅
延素子（Ｉｉ）は、入力側にて遅延ユニットの出力側と
接続され、それの出力側にて第２クロック信号（Ｌ）を
送出するように構成されていることを特徴とする請求項
３記載の回路。 - 【請求項６】 第１（Ｎ１）及び第４（Ｎ４）トランジ
スタの制御端子は、第１コンデンサ（Ｃ１）を介して給
電線路（Ｌ）と接続され、第２（Ｎ２）及び第６（Ｎ
６）トランジスタは、第２コンデンサ（Ｃ２）を介して
給電線路（Ｌ）と接続されていることを特徴とする請求
項１から５までのうちいずれか１項記載の回路。 - 【請求項７】 電流源（Ｉ）の第１出力側（１０）が、
第１（Ｎ１）と第７（Ｎ７）トランジスタの直列接続体
を介して給電線路（Ｌ）と接続されており、電流源
（Ｉ）の第２出力側（２０）が第２（Ｎ２）と第８（Ｎ
８）トランジスタの直列接続体を介して給電線路（Ｌ）
と接続されており、 それの第７（Ｎ７）及び第８（Ｎ８）トランジスタが制
御入力側を有し、該制御入力側は、第２電位（ＶＤＤ）
に対する給電線路に接続されていることを特徴とする請
求項１から６までのうちいずれか１項記載の回路。
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