KR19990061092A - 8분주 회로 - Google Patents
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Abstract
본 발명은 동기된 8분주 신호를 발생시킴으로써 최종적인 분주 신호 생성에 따른 지연시간을 대폭적으로 줄인 8분주 회로를 제공하기 위한 것이다.
이를 위해 본 발명은, 외부로부터의 클럭신호를 기초로 동기용 내부 클럭신호를 발생하는 제 1클럭발생부와, 상기 제 1클럭발생부로부터의 내부 클럭신호에 동기된 2분주 신호를 생성하는 제 1플립플롭과, 상기 제 1클럭발생부와 제 1플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 2클럭발생부와, 상기 제 2클럭발생부로부터의 내부 클럭신호에 동기된 4분주 신호를 생성하는 제 2플립플롭과, 상기 제 2클럭발생부와 제 2플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 3클럭발생부 및, 상기 제 3클럭발생부로부터의 내부 클럭신호에 동기된 8분주 신호를 생성하는 제 3플립플롭으로 구성됨으로써, 회로의 타이밍을 용이하게 맞출 수 있을 뿐만 아니라 그만큼 회로 설계가 용이해진다.
Description
본 발명은 8분주 회로에 관한 것으로, 보다 상세하게는 2분주 신호와 8분주 신호 사이의 지연시간을 대폭적으로 줄일 수 있도록 된 8분주 회로에 관한 것이다.
일반적으로, 반도체 메모리 소자에 채용되는 레벨 감지형 래치(Level Sensitive Latch)에서는 인에이블신호가 하이(h)인 동안에는 최종출력신호가 입력신호의 변화에 따라 계속 변하므로 클럭의 폭을 좁게 하여 인에이블신호가 하이인 구간을 좁혀 주어야 하는 등 타이밍 제어면에서 불편하다.
이러한 불편을 해소시키기 위해, 2개의 안정상태를 가지며 세트(Set) 또는 리세트(Reset) 입력이 가해질 때까지는 현재의 동작상태를 그대로 유지하는 래치가 개발되었는데, 이를 특히 플립플롭(Flip-Flop)이라 부른다.
그리고, 분주기(Frequency Divider)는 주파수를 상수분의 1로 하는 장치로서, 통상적으로 8분주 회로를 구현하기 위해서는 도 1에 도시된 바와 같이 3개의 D플립플롭(10, 20, 30)을 체인형태로 결선하고서 각각 2분주 신호(div1)와 4분주 신호(div2) 및 8분주 신호(div3)를 발생시킨다.
이 경우, 상기 2분주 신호(div1)는 클럭신호(CLK)의 입력에 의해 제 1D플립플롭(10)에서 생성되고, 상기 4분주 신호(div2)는 그 제 1D플립플롭(10)의 2분주 신호(div1)에 의해 제 2D플립플롭(20)에서 생성되며, 상기 8분주 신호(div3)는 그 제 2D플립플롭(20)의 4분주 신호(div2)에 의해 제 3D플립플롭(30)에서 생성되는데, 최종적인 8분주 신호(div3)를 얻기 위해서는 최초의 2분주 신호(div1) 생성시와 비교하여 도 2에 예시된 바와 같은 지연시간(△d)을 갖는다.
따라서 본 발명은 상기한 종래 기술을 감안하여 이루어진 것으로, 동기된 8분주 신호를 발생시킴으로써 최종적인 분주 신호 생성에 따른 지연시간을 대폭적으로 줄인 8분주 회로를 제공함에 그 목적이 있다.
상기한 목적을 달성하기 위해 본 발명에 따른 8분주 회로는, 외부로부터의 클럭신호를 기초로 동기용 내부 클럭신호를 발생하는 제 1클럭발생부와, 이 제 1클럭발생부로부터의 내부 클럭신호에 동기된 2분주 신호를 생성하는 제 1플립플롭과, 상기 제 1클럭발생부와 제 1플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 2클럭발생부와, 이 제 2클럭발생부로부터의 내부 클럭신호에 동기된 4분주 신호를 생성하는 제 2플립플롭과, 상기 제 2클럭발생부와 제 2플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 3클럭발생부 및, 이 제 3클럭발생부로부터의 내부 클럭신호에 동기된 8분주 신호를 생성하는 제 3플립플롭으로 구성된 것을 특징으로 한다.
도 1은 일반적인 8분주 회로의 구성을 나타낸 회로도,
도 2는 도 1에 도시된 8분주 회로에서의 2분주 신호와 8분주 신호 사이의 지연시간을 나타낸 파형도,
도 3은 본 발명의 실시예에 따른 8분주 회로의 구성을 나타낸 회로도,
도 4는 도 3에 도시된 8분주 회로의 시뮬레이션 결과도,
도 5는 도 3에 도시된 8분주 회로에서의 2분주 신호와 8분주 신호 사이의 지연시간을 나타낸 파평도,
도면의 주요부분에 대한 부호의 설명
10 : 제 1D플립플롭 20 : 제 2D플립플롭
30 : 제 3D플립플롭 40 : 제 1클럭발생부
50 : 제 1플립플롭 60 : 제 2클럭발생부
70 : 제 2플립플롭 80 : 제 3클럭발생부
90 : 제 3플립플롭
이하, 본 발명의 실시예에 대해 첨부된 도면을 참조하여 보다 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 8분주 회로의 구성을 나타낸 회로도로서, 제 1클럭발생부(40)는 외부에서 입력되는 클럭신호(CLK)를 입력받아 후술하는 제 1플립플롭(50)에서 필요로 하는 동기용 내부 클럭신호(clk)를 발생시키는데, 클럭신호입력단에 상호 직렬로 접속된 복수의 인버터(IV1, IV2, IV3)와, 그 인버터(IV1, IV2) 사이와 접지단 사이에 접속된 모스 캐패시터(C)와, 상기 인버터(IV1)로의 입력신호와 상기 인버터(IV3)의 출력신호를 입력받아 낸드(NAND)처리하여 제 1플립플롭(50)으로 인가하는 제 1논리연산소자로서의 낸드 게이트(G1)와, 이 낸드 게이트(G1)의 출력신호를 반전시켜 제 1플립플롭(50)의 클럭단자로 인가하는 인버터(IV4)로 구성된다.
상기 제 1플립플롭(50)은 상기 낸드 게이트(G1)와 인버터(IV4)로부터 출력된 신호를 입력받아 내부클럭신호에 동기된 2분주 신호(div1)를 생성하여 Q단자를 통해 출력시킨다.
제 2클럭발생부(60)는 상기 제 1클럭발생부(40)의 낸드 게이트(G1)에서 출력되는 신호와 상기 제 1플립플롭(50)에서 출력되는 2분주 신호(div1)를 입력받아 후술하는 제 2플립플롭(70)에서 필요로 하는 동기용 내부 클럭신호를 발생시키는데, 상기 낸드 게이트(G1)에서 출력되는 신호와 상기 제 1플립플롭(50)에서 출력되는 2분주 신호(div1)를 입력받아 노어(NOR)처리하여 제 2플립플롭(70)의 클럭단자로 인가하는 제 2논리연산소자로서의 노어 게이트(G2)와, 이 노어 게이트(G2)의 출력신호를 반전하여 제 2플립플롭(70)으로 인가하는 인버터(IV5)로 구성된다.
상기 제 2플립플롭(70)은 상기 노어 게이트(G2)와 인버터(IV5)로부터 출력된 신호를 입력받아 내부클럭신호에 동기된 4분주 신호(div2)를 생성하여 Q단자를 통해 출력시킨다.
제 3클럭발생부(80)는 상기 제 1클럭발생부(40)의 낸드 게이트(G1)에서 출력되는 신호와 상기 제 1플립플롭(50)에서의 2분주 신호(div1) 및 제 2플립플롭(70)에서의 4분주 신호(div2)를 입력받아 후술하는 제 3플립플롭(90)에서 필요로 하는 동기용 내부 클럭신호를 발생시키는데, 상기 낸드 게이트(G1)에서 출력되는 신호와 상기 제 1플립플롭(50)에서 출력되는 2분주 신호(div1) 및 상기 제 2플립플롭(70)에서 출력되는 4분주 신호(div2)를 입력받아 노어(NOR)처리하여 제 3플립플롭(90)의 클럭단자로 인가하는 제 3논리연산소자로서의 노어 게이트(G3)와, 이 노어 게이트(G3)의 출력신호를 반전하여 제 3플립플롭(90)으로 인가하는 인버터(IV6)로 구성된다.
상기 제 3플립플롭(90)은 상기 노어 게이트(G3)와 인버터(IV6)로부터 출력된 신호를 입력받아 내부클럭신호에 동기된 8분주 신호(div3)를 생성하여 Q단자를 통해 출력시킨다.
여기서, 상기 제 1 내지 제 3플립플롭(50, 70, 90)의 각각에서 생성된 QB신호는 자신의 지연단자(D)로 피드백되는데, 각각의 클럭단자로 입력된 클럭신호의 변화시 Q의 위상을 반전시킨다.
이어, 상기와 같이 구성된 본 발명의 실시예에 따른 8분주 회로의 동작에 대해 설명하면 다음과 같다.
먼저 리세트 신호(RESET)신호가 0으로 되어 있다가 소정시간이 경과하여 1이 되면 상기 제 1 내지 제 3플립플롭(50, 70, 90)은 0으로 초기화된다.
이와 같은 상태에서 하이레벨의 외부클럭신호(CLK)가 제 1클럭발생부(40)로 입력되면 낸드 게이트(G1)의 일입력단으로 하이레벨의 신호가, 복수의 인버터(IV1, IV2, IV3)에 연결된 다른 입력단으로는 로우레벨의 신호가 입력되어야 됨에도 불구하고 인버터(IV1, IV2, IV3)에 의한 지연동작에 의해 하이레벨의 신호가 입력되어 논리연산결과 로우레벨의 신호를 출력단(N1)으로 출력하고, 그 출력신호는 인버터(IV4)에 의해 하이레벨로 반전되어 제 1플립플롭(50)의 클럭단자로 입력된다.
그에 따라, 상기 제 1클럭발생부(40)에서는 도 4에 예시된 동기용 내부 클럭신호(clk)를 만들어 내게 되고, 상기 제 1플립플롭(50)에서는 그 동기용 내부 클럭신호(clk)의 한 주기동안 하이레벨을 유지하는 2분주 신호(div1) 즉, 초기 상승 엣지(rising edge)에서 상승되어 일정시간 하이레벨을 유지하다가 후속 상승 엣지에서 하강(falling)하는 2분주 신호(div1; 도 4참조)를 발생시킨다.
그리고, 상기 제 1플립플롭(50)에서 출력되는 2분주 신호(div1)는 제 2클럭발생부(60)의 노어 게이트(G2)의 일입력단으로 입력되고, 그 노어 게이트(G2)의 다른 입력단에는 상기 제 1클럭발생부(40)의 낸드 게이트(G1)에서 출력되는 신호(로우레벨의 신호)가 입력되는데, 그 노어 게이트(G2)에서는 상기 2분주 신호(div1)가 로우(L)레벨일 때 출력단(N2)을 통해 하이레벨의 신호를 제 2플립플롭(70)의 클럭단자로 인가하고, 인버터(IV5)에 의해 반전된 신호가 그 제 2플립플롭(70)으로 인가된다.
그에 따라, 그 제 2플립플롭(70)에서는 클럭단자로 입력된 신호에 동기된 4분주 신호(div2; 도 4참조)를 출력한다.
그리고, 상기 제 2플립플롭(70)에서 출력되는 4분주 신호(div2)는 제 3클럭발생부(80)의 노어 게이트(G3)의 일입력단으로 입력되고, 그 노어 게이트(G3)의 다른 입력단에는 상기 제 1클럭발생부(40)의 낸드 게이트(G1)에서 출력되는 신호(로우레벨의 신호)가 입력되며, 그 노어 게이트(G3)의 또 다른 입력단에는 상기 제 1플립플롭(50)에서 출력되는 2분주 신호(div1)가 입력되는데, 그 노어 게이트(G2)에서는 상기 2분주 신호(div1)와 4분주 신호(div2) 및 상기 낸드 게이트(G1)로부터의 신호가 로우(L)레벨일 때 출력단(N3)을 통해 하이레벨의 신호를 제 3플립플롭(90)의 클럭단자로 인가하고, 인버터(IV6)에 의해 반전된 신호가 그 제 3플립플롭(90)으로 인가된다.
그에 따라, 그 제 3플립플롭(90)에서는 클럭단자로 입력된 신호에 동기된 8분주 신호(div3; 도 4참조)를 출력한다.
이와 같이 하여 출력되는 2분주 신호(div1)와 8분주 신호(div3) 사이의 지연시간은 도 5에 도시된 바와 같은 지연시간(△d; 종래의 지연시간에 비해 짧은 지연시간임)을 갖는다.
이상 설명한 바와 같은 본 발명에 의하면, 동기된 2분주/4분주/8분주 신호를 생성시킴으로써 회로의 타이밍을 용이하게 맞출 수 있을 뿐만 아니라 그만큼 회로 설계가 용이해진다.
한편 본 발명은 상술한 실시예로만 한정되는 것이 아니라 본 발명의 요지를 벗어나지 않는 범위내에서 수정 및 변형하여 실시할 수 있다.
본 발명의 실시예에서는 8분주 회로에 대해서 설명하였으나, 본 발명의 기술을 그 이상의 분주 회로에 적용시킬 수 있음은 물론이다.
Claims (7)
- 외부로부터의 클럭신호를 기초로 동기용 내부 클럭신호를 발생하는 제 1클럭발생부와,상기 제 1클럭발생부로부터의 내부 클럭신호에 동기된 2분주 신호를 생성하는 제 1플립플롭과,상기 제 1클럭발생부와 제 1플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 2클럭발생부와,상기 제 2클럭발생부로부터의 내부 클럭신호에 동기된 4분주 신호를 생성하는 제 2플립플롭과,상기 제 2클럭발생부와 제 2플립플롭으로부터의 신호를 기초로 동기용 내부 클럭신호를 발생하는 제 3클럭발생부 및,상기 제 3클럭발생부로부터의 내부 클럭신호에 동기된 8분주 신호를 생성하는 제 3플립플롭으로 구성된 것을 특징으로 하는 8분주 회로.
- 제 1항에 있어서, 상기 제 1클럭발생부는 외부로부터의 클럭신호를 반전시키는 상호 직렬 접속된 다수의 인버터와, 상기 다수의 인버터의 최종출력신호와 상기 외부로부터의 클럭신호를 논리연산하여 상기 제 1플립플롭으로 인가하는 제 1논리연산소자 및, 상기 제 1논리연산소자에서 출력되는 신호를 반전하여 상기 제 1플립플롭의 클럭단자로 인가하는 인버터로 구성된 것을 특징으로 하는 8분주 회로.
- 제 2항에 있어서, 상기 제 1논리연산소자는 낸드(NAND) 게이트인 것을 특징으로 하는 8분주 회로.
- 제 2항에 있어서, 상기 제 2클럭발생부는 상기 제 1논리연산소자의 출력신호와 상기 제 1플립플롭의 2분주 신호를 입력받아 논리연산하여 상기 제 2플립플롭의 클럭단자에 인가하는 제 2논리연산소자와, 상기 제 2논리연산소자에서 출력되는 신호를 반전하여 상기 제 2플립플롭으로 인가하는 인버터로 구성된 것을 특징으로 하는 8분주 회로.
- 제 4항에 있어서, 상기 제 2논리연산소자는 노어(NOR) 게이트인 것을 특징으로 하는 8분주 회로.
- 제 4항에 있어서, 상기 제 3클럭발생부는 상기 제 1논리연산소자의 출력신호와 상기 제 1플립플롭의 2분주 신호 및 상기 제 2플립플롭의 4분주 신호를 입력받아 논리연산하여 상기 제 3플립플롭의 클럭단자에 인가하는 제 3논리연산소자와, 상기 제 3논리연산소자의 출력신호를 반전하여 상기 제 3플립플롭으로 인가하는 인버터로 구성된 것을 특징으로 하는 8분주 회로.
- 제 6항에 있어서, 상기 제 3논리연산소자는 노어(NOR) 게이트인 것을 특징으로 하는 8분주 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081346A KR19990061092A (ko) | 1997-12-31 | 1997-12-31 | 8분주 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970081346A KR19990061092A (ko) | 1997-12-31 | 1997-12-31 | 8분주 회로 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR19990061092A true KR19990061092A (ko) | 1999-07-26 |
Family
ID=66182091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019970081346A KR19990061092A (ko) | 1997-12-31 | 1997-12-31 | 8분주 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR19990061092A (ko) |
-
1997
- 1997-12-31 KR KR1019970081346A patent/KR19990061092A/ko not_active Application Discontinuation
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