KR970005993B1 - 듀티판별회로 - Google Patents

듀티판별회로 Download PDF

Info

Publication number
KR970005993B1
KR970005993B1 KR1019930028991A KR930028991A KR970005993B1 KR 970005993 B1 KR970005993 B1 KR 970005993B1 KR 1019930028991 A KR1019930028991 A KR 1019930028991A KR 930028991 A KR930028991 A KR 930028991A KR 970005993 B1 KR970005993 B1 KR 970005993B1
Authority
KR
South Korea
Prior art keywords
signal
circuit
reset
duty
latch
Prior art date
Application number
KR1019930028991A
Other languages
English (en)
Other versions
KR940016070A (ko
Inventor
마코토 나가사와
Original Assignee
사토 후미오
가부시키가이샤 도시바
나카무라 노부오
도시바 에이.브이.이 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 사토 후미오, 가부시키가이샤 도시바, 나카무라 노부오, 도시바 에이.브이.이 가부시키가이샤 filed Critical 사토 후미오
Publication of KR940016070A publication Critical patent/KR940016070A/ko
Application granted granted Critical
Publication of KR970005993B1 publication Critical patent/KR970005993B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
    • G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
    • G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
    • G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M5/00—Conversion of the form of the representation of individual digits
    • H03M5/02—Conversion to or from representation by pulses
    • H03M5/04—Conversion to or from representation by pulses the pulses having two levels
    • H03M5/06—Code representation, e.g. transition, for a given bit cell depending only on the information in that bit cell
    • H03M5/08—Code representation by pulse width
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
    • G11B20/10—Digital recording or reproducing
    • G11B20/14—Digital recording or reproducing using self-clocking codes
    • G11B20/1403—Digital recording or reproducing using self-clocking codes characterised by the use of two levels
    • G11B20/1407—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol
    • G11B20/1411—Digital recording or reproducing using self-clocking codes characterised by the use of two levels code representation depending on a single bit, i.e. where a one is always represented by a first code symbol while a zero is always represented by a second code symbol conversion to or from pulse width coding
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B27/00—Editing; Indexing; Addressing; Timing or synchronising; Monitoring; Measuring tape travel
    • G11B27/10—Indexing; Addressing; Timing or synchronising; Measuring tape travel
    • G11B27/19—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier
    • G11B27/28—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording
    • G11B27/32—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier
    • G11B27/322—Indexing; Addressing; Timing or synchronising; Measuring tape travel by using information detectable on the record carrier by using information signals recorded by the same method as the main recording on separate auxiliary tracks of the same or an auxiliary record carrier used signal is digitally coded
    • G11B27/324—Duty cycle modulation of control pulses, e.g. VHS-CTL-coding systems, RAPID-time code, VASS- or VISS-cue signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
    • G11B2220/00—Record carriers by type
    • G11B2220/90—Tape-like record carriers
    • G11B2220/91—Helical scan format, wherein tracks are slightly tilted with respect to tape direction, e.g. VHS, DAT, DVC, AIT or exabyte

Landscapes

  • Engineering & Computer Science (AREA)
  • Signal Processing (AREA)
  • Theoretical Computer Science (AREA)
  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

내용 없음.

Description

듀티판별회로
제1도는 제1발명의 1실시예에 따른 듀티판별회로의 구성을 나타낸 블록도.
제2도는 제1도에 나타낸 듀티판별회로의 회로동작의 일례를 나타낸 타이밍 차트.
제3도는 제1도에 나타낸 듀티판별회로의 회로동작의 다른 예를 나타낸 타이밍차트.
제4도는 제1발명의 다른 실시예에 따른 듀티판별회로의 회로동작의 일례를 타나낸 타이밍차트.
제5도는 제2발명의 1실시예에 따른 듀티판별회로의 구성을 나타낸 블록도.
제6도는 제5도에 나타낸 듀티판별회로의 회로동작의 일례를 나타낸 타이밍 차트.
제7도는 종래의 듀티판별회로의 1구성예를 나타낸 블록도.
제8도는 제7도에 나타낸 듀티판별회로의 회로동작의 일례를 나타낸 타이밍 차트이다.
* 도면의 주요부분에 대한 부호의 설명
11 : 시퀀서 12 : 카운더회로
13 : 래치회로 14 : 시프트회로
15 : 대소비교회로 16 : AND회로
17 : 데이터 플립플롭.
[산업상의 이용분야]
본 발명은 입력신호의 1주기에 대한 선행 레밸의 비율(즉, 듀티)과 임계치의 대소관계를 판별하는 듀티판별회로에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 듀티판별회로에 대해 가정용 VTR에 사용되는 것을 예로 들어 설명한다.
현재, 가정용 VTR의 VHS규격에서는, 예컨대 인덱스코드나 어드레스코드중의 각종 코드를 비트정보로 나타낸 것을 비디오 테이프에 기록하는 경우가 있다.
또한, 이와 같은 비트정보를 비디오 테이프에 기록하는 방법으로서 비디오 테이프의 위상 일치를 위해 비디오 테이프에 기록되는 제어신호를 이용하는 방법이 있다. 이는 1비트의 기록정볼르 1사이클의 펄스신호로 나타내는 것으로하고, 관련되는 비트의 값이 「0」인가 「1」인가를 듀티의 차이에 의해 나타내는 것이다. 통상, 「0」의 듀티를 60%로 하고, 「1」의 듀티를 27.5%로 하고 있다. 그리고, 이와 같은 비트정보를 독출하는 경우에는 재생된 제어신호의 듀티와 후술하는 임계치와의 대소관계를 듀티판별회로에서 판별함으로써 이 재생신호가 「0」인가 「1」인가의 판단을 수행하고 있다.
제7도는 종래의 듀티판별회로의 1구성예를 나타낸 블록도이고, 제8도는 관련되는 듀티판별회로의 동작을 나타내는 타이밍차트이다. 또한, 여기서는 1사이클의 재생제어신호(81,82)의 선행레벨(81a, 82a)을 하이레벨로 하고, 후행레벨(81b,82b)을 로우레벨로 한다.
먼저, 듀티가 27.5%인 재생제어신호(81)의 듀티판별에 대해 설명한다.
시퀀서(71)는 재생제어신호(81)의 상승(81c)를 검출하면, 샘플링신호(SA81) 및 리세트신호(R81)를 출력한다.
카운터회로(72)는 이 리세트신호(R81)에 의해 리세트되어 기준클록생성회로(도시되지 않았음)로부터 입력된 기준클록수의 계수(즉, 선행레벨(81a)의 상승으로부터의 경과시간의 계측)를 개시한다.
다음에, 시퀀서(71)는 재생제어신호(81)의 하강(81d)을 검출하면, 래치신호(L81)를 출력한다.
래치회로(73)는 이 래치데이터(L81)를 입력하면, 카운터회로(72)의 출력된 계수치(C1)를 래치한다. 그리고, 이 래치데이터는(C2)는 시프트회로(74)에 입력되어 데이터가 증가하는 방향으로 1비트 분 만큼 시프트되어 출력된다. 이에 의해 시프트회로(74)의 출력값(C3)은 래치데이터(C2)의 2배로 된다.
대소비교회로(75)는 카운터회로(72)의 출력된 계수치(C1) 및 시프트회로(74)의 출력치(C3)를 입력하고, 양자의 대소관계를 판단한다. 그리고, C1C3의 경우에는 출력신호를 로우레벨로한다. 또한, 계수치(C1)가 증가하여 C1≥C3으로 되면, 출력회로를 하이레벨로 한다.
이어서, 대소비교회로(75)의 출력신호(C4)는 데이터 플립플롭(76)에 입력된다. 이 데이터 플립플롭(76)은 시퀀서(71)가 다음이 재생제어신호(82)의 상승(82c)을 검출한 때에 출력하는 샘플링신호(SA82)에 따라 대소비교회로(75)로부터 입력된 신호(C4)를 듀티판별회로(C5)로서 출력한다.
여기서, 재생제어신호의 듀티가 50%미만인 경우에는 선행 레벨의 시간은 후행 레벨의 시간 보다도 짧게 되기 때문에 1비트분의 재생제어신호 전체의 시간은 선행 레벨의 시간의 2배 보다도 크게 된다. 따라서, 시퀀서(71)가 다음의 상승(82c)을 검출한 때에는 C1≥C3(=2C2)으로 되기 때문에 듀티판별결과(C5)는 하이레벨로 되어 듀티가 27.5%인 것을 알 수 있다.
다음에, 듀티가 60%인 재생제어신호(82)의 듀티판별에 대해 설명한다.
상기의 경우와 마찬가지로 시퀀서(71)가 재생제어신호(82)의 상승(82c)을 검출하고, 샘플링신호(SA82)와 더불어 리세트신호(R82)를 출력하면, 카운터회로(72)가 리세트되어 기준클럭수의 계수를 개시한다. 그리고, 시퀀서(71)가 하강(82d)을 검출하여 래치신호(L82)를 출력하면, 래치회로(73)가 계수치(C1)를 래치하고, 래치회로(74)는 입력된 래치데이터(C2)를 1비트분 시프트하여 출력치(C3)로서 출력한다.
여기서, 재생제어신호의 듀티는 60%이고, 50%보다도 크기 때문에 선행 레벨의 시간이 후행 레벨의 시간보다도 길어지게 되고, 이 때문에 재생제어신호(82) 전체의 시간은 선행 레벨의 시간의 2배 보다도 작아지게 된다. 따라서, 시퀀서(71)가 다음의 상승(83c)을 검출한 때에는 C1C3으로 되기 때문에 듀티 판별결과(C5)는 로우레벨로 되어 듀티가 60%인 것을 알 수 있다. 이와 같이 종래의 듀티판별회로는 임계치가 50%로서 듀티를 판별하였다.
그러나, 듀티판별회로의 임계치는 비트정보의 기록에 사용되는 2종류의 듀티의 정확히 중간의 값, 즉
(27.5+60)/2=43.5[%]
인 것이 이상적이다.
또한, 비디오 테이프르 전송시키는 때에는 제8도에 도시된 로우레벨(81b,82b)이 선행레벨로 되기 때문에 재생제어신호(81,82)의 듀티는 각각 72.5%, 40%로 되고, 따라서 임계치의 이상치는
(72.5%+40)/2+56.26[%]
로 된다.
이와 같이 종래의 듀티판별회로에서 채용하고 있는 임계치(50%)는 이상적인 값으로부터 크게 어긋나 있었다. 이 때문에 고속으로 비디오 테이프를 반송하고 있는 경우 등, 재생제어신호의 재현성이 나쁜 경우에는 오판별로 한다는 염려가 있었다.
또한, 현재의 VTR에서는 일반적으로 듀티로서 27.5%와 60%를 채용하고 있지만, 금후 다른 듀티를 채용하는 경우에는 50%이외의 임계치를 채택할 수 있는 듀티판별회로의 등장이 요망된다.
이와 같은 과제를 해결하는 기술로서는 일본국 특허 공개공보 평 1-282919호에 개시된 기술이 알려져 있다. 이는 선행 레벨과 후행레벨에서 다른 계측클록을 사용함으로써 임의의 임계치를 이용해서 듀티의 판별을 수행하는 것이다. 그러나, 이 듀티판별회로는 듀티의 판별을 위해 복잡한 계산을 필요로 하기 때문에 회로 규격이 커지게 된다는 결점을 갖추고 있다.
[발명의 목적]
본 발명은 상기한 점을 감안하여 발명된 것으로, 회로구성이 간단하면서 듀티에 따라 최적치에 가까운 임계치를 설정할 수 있도록 된 듀티판별회로를 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위한 제1발명에 따른 듀티판별회로는, 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로와, 입력된 래치신호에 따라 상기 카운터회로로부터 입력된 계수치를 래치하는 래치회로, 입력된 시프트신호에 따라 상기 래치회로로부터 입력된 래치데이터가 2-n(n은 영 또는 자연수)배로 되도록 이 래치데이터를 시프트하여 출력하는 시프트회로, 이 시프트회로로부터 입력된 시프트 데이터와 상기 카운터회로로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 시프트 데이터 보다도 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소비교회로, 이 대소비교회로로부터 입력된 상기 대소비교신호를 출력하는 출력회로 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하는 시퀀서를 구비하여 구성된 것을 특징으로 한다.
또한 제2발명에 따른 듀티판별회로는, 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로와, 입력된 래치신호에 따라 상기 카운터회로로부터 입력된 계수치를 래치하는 래치회로, 이 래치회로로부터 입력된 래이데이터와 상기 카운터회로로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 래치데이터 보다도 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소비교회로, 이 대소비교회로로부터 입력된 상기 대소 비교신호를 출력하는 출력회로 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호 및 상기 래치신호를 출력하는 시퀀서를 구비하여 구성된 것을 특징으로 한다.
(작용)
상기와 같이 구성된 제1발명에 따른 듀티판별회로에 의하면, 정보신호 및 대소 비교신호를 기초로 리세트신호, 칩신호 및 시프트신호의 출력타이밍을 시퀀서로 제어하고, 또 시프트회로가 래치데이타를 시프트하여 출력할 경우의 배율을 적절하게 선택함으로써 간단한 회로구성으로 듀티에 따라 최적치에 가까운 임계치를 설정할 수 있게 된다.
또, 제2발명에 따른 듀티판별회로에 의하면, 정보신호 및 대소 신호를 기초로 리세트신호 및 칩신호의 출력타이밍을 시퀀서로 제어함으로써 간단한 회로구성으로 듀티에 따라 최적치에 가까운 임계치를 설정할 수 있게 된다.
(실시예)
이하, 예시도면을 참조해서 본 고안에 따른 각 실시예를 상세히 설명한다.
실시예 1
먼저, 제1발명의 1실시예에 대해 설명한다.
제1도는 본 실시예에 따른 듀티판별회로의 구성을 나타낸 블록도이다.
동도에 있어서, 시퀀서(11)는 재생제어신호 및 정전(正戰)/역전(逆轉) 신호를 입력한다. 여기서, 이 신호 시퀀서(11)가 재생제어신호의 상승을 검출하면, 샘플링신호 및 리세트신호를 출력함과 더불어 이네이블신호를 로우레벨로 한다. 또한, 재생제어신호의 하강을 검출한 때에는 정전 역전신호가 정전을 나타내고 있는 경우(여기에서는 하이레벨로 한다)에는 리세트신호 및 칩신호를 출력하고, 정전/역전신호가 로우레벨인 경우에는 리세트신호 및 칩신호와 더불어 제2시프트신호를 출력한다. 더욱이, 후술하는 대소비교회로(15)로부터 비교결과를 나타내는 신호(C4)를 입력하고, 이 신호(C4)가 하이레벨로 된 경우에는 리세트신호 및 시프트신호(정전/역전신호가 하이레벨인 경우에는 제1시프트신호, 로우레벨인 경우에는 제2시프트신호)를 출력한다. 그리고, 신호(C4)가 하이레벨이면서 재생제어신호가 로우레벨인 경우에는 이네이블신호를 하이레벨로 한다.
카운터회로(12)는 기준클록생성회로(도시되지 않았음)로부터 입력된 기준클록의 수를 계수하여 이 계수치(C1)를 출력하고, 또한 상기한 시퀀서(11)로부터 리세트신호를 입력하면 계수치(C1)를 리세트한다. 이에 따라 리세트가 수행되는 것으로부터의 경과시간의 계측을 수행할 수 있게 된다.
래치회로(13)는 상기한 시퀀서(11)로부터 칩신호를 입력하면, 카운터회로(12)가 출력한 계수치(C1)를 래치한다. 시프트회로(14)는 래치회로(13)로부터 래치데이타(C2)를 입력한다. 그리고, 시퀀서(11)로부터 제1시프트신호가 입력된 경우에는 이 래치데이타(C2)를 출력치가 래치데이터(C2)의 1/4로 되도록 감수 방향으로 시프트하여 출력한다. 또한, 시퀀서(11)로부터 제2시프트신호가 입력된 경우에는 출력치(C3)가 래치데이터(C2)의 1/2로 되도록 시프트하여 출력한다.
대소비교회로(15)는 카운터회로(12)가 출력한 계수치 및 시프트회로(14)의 출력치를 입력하고, 양자의 대소관계를 판단한다. 그리고, C1C3으로, 되면, 출력신호(C4)를 로우레벨로 하고, 계수치(C1)가 증가하여 C1≥C3로 되면, 출력신호(C4)를 하이레벨로 한다.
AND회로(16)는 시퀀서(11)로부터 입력된 이네이블신호가 하이레벨인 경우에는 대소비교회로(15)로부터 입력된 신호(C4)를 판별임계치신호(C5)로서 출력한다. 또한, 이네이블신호가 로우레벨인 경우에는 판별임계치신호(C5)를 로우레벨로 고정한다.
데이터 플립플롭(17)은 시퀀서(11)로부터 샘블링신호를 입력하면, AND회로(16)로부터 입력된 판별임계치신호(C5)를 듀티판별결과(C6)로서 출력한다.
다음에, 본 실시예에 따른 듀티판별회로의 동작에 대해 설명한다.
제2도에 비디오 테이프가 정전할 경우, 즉 정전/역전신호가 하이레벨일때의 회로동작을 나타내는 타이밍차트이다. 이 때, 1사이클의 재생제어신호(21,22)의 선행레벨(21a,22a)은 하이레벨이고, 후행레벨(21b,22b)은 로우레벨린 것으로 한다.
또한, 듀티가 27.5%인 재생제어신호(21)의 듀티판별에 대해 설명한다.
시퀀서(11)는 재생제어신호(21)의 상승(21c)을 검출하면, 샘플링신호(SA1) 및 리세트신호(R1)를 출력하고, 이네이블신호를 로우레벨로 한다.
카운터회로(12)는 이 리세트신호(R1)에 의해 리세트되어 기준클록생성회로(도시되지 않았음)로부터 입력된 기준클록수의 계수를 개시한다.
다음에, 시퀀서(11)는 재생제어신호(21)의 하강(21d)을 검출하면, 먼저 래치신호(L1)를 출력하고, 또 소정시간 비켜나서 리세트신호(R2)를 출력한다.
래치회로(13)는 래치신호(L1)를 입력하면, 카운터회로(12)가 출력한 계수치(C1)를 래치한다. 또한, 카운터회로(12)는 리세트신호(R2)에 의해 리세트되어 기준클록수의 계수를 다시한다.
래치회로(13)로부터 출력되는 래치데이터(C2)는 시프트회로(14)에 입력되지만, 이때 시프트회로(14)는 시프트신호가 입력되어 있지 않기 때문에 출력치(C3)는 래치데이터(C2)와 동일한 값으로 된다.
여기서, 시프트회로(14)의 출력치(C3)는 시퀀서(11)가 다음에 래치신호를 출력할때까지의 기간은 일정하지만, 카운터회로(12)가 출력하는 계수치(C1)는 기준클록에 따라 축차 증가한다. 그리고, C1≥C3로 되면, 대소비교회로(15)는 출력신호(C4)를 하이레벨로 한다.
시퀀서(11)는 신호(C4)가 하이레벨로 되면, 리세트신호(R3) 및 제1시프트신호(SH1)를 출력한다. 또한, 이때 재생제어신호(21)는 로우레벨이기 때문에 이네이블신호를 하이레벨로 한다.
카운터회로(12)는 리세트신호(R3)에 의해 리세트되어 기준클록수의 계수를 다시한다. 또한, 시프트회로(14)의 출력치(C3)는 래치회로(13)로부터 입력된 래치데이터(C2)의 1/4로 된다. 또한, 이 때 대소비교회로(15)의 출력신호(C4)는 다시 로우레벨로 된다. 따라서, 이네이블신호가 하이레벨로 되어도 AND회로(16)가 출력하는 판별임계치신호(C5)는 로우레벨 그대로이다.
그리고, 다시 C1≥C3로 되면, 대소비교회로(15)의 출력신호(C4)는 다시 하이레벨로 되기 때문에 AND회로(16)가 출력하는 판별임계치신호(C5)가 상승하여 하이레벨로 된다.
여기서, 선행레벨(21a; 하이레벨)의 기간을 TH, 하강(21d)으로부터 최초로 C1=C3로 될 때까지의 기간을 TL1, 최초로 C1=C3로 되는 것으로부터 다음에 C1=C3로 될 때까지의 기간을 TL2로 하면, 선행레벨(21a)의 상승(21c)으로부터 판별임계치신호(C5)의 상승까지의 기간(TD)은,
TD=TH+TL1+TL2
로 된다. 또한, TH=TL1=4TL2이다. 본 실시예에 따른 듀티판별회로의 임계치는 재생제어신호(21)의 전체기간과 기간(TD)이 일치한때에 부여된다. 따라서, 임계치는,
로 된다. 즉, 듀티가 44.4%이하인 경우에는 시퀀서(11)가 다음의 재생제어신호(22)의 상승(22c)을 검출한때의 판별임계치신호(C5)는 하이레벨로 된다.
데이터 플립플롭(17)는 시퀀서(11)가 다음의 재생제어신호(22)의 상승(22c)을 검출할때에 출력하는 샘플링신호(SA2)에 따라 듀티판별결과(C6)를 하이레벨로 한다.
이와 같이 재생제어신호(21)의 듀티가 27.5%인 것을 알 수 있다.
다음에, 듀티가 60%인 재생제어신호(22)의 듀티판별에 대해 설명한다.
상기의 경우와 마찬가지로 시퀀서(11)가 재생제어신호(22)의 상승(22c)을 검출하면, 샘플링신호(SA2)와 더불어 리세트신호(R4)를 출력하고, 카운터회로(12)가 리세트되어 기준클록수의 계수를 개시한다. 또한, 이네이블신호는 로우레벨로 된다.
그리고, 시퀀서(11)가 하강(22d)을 검출하면, 래치신호(L2)가 출력되고, 또 소정 시간 후에 리세트신호(R5)가 출력된다. 이에 따라 래치회로(13)가 계수치(C1)를 래치하고, 그 후 카운터회로(14)가 계수치(C1)의 리세트를 수행한다. 따라서, C1C3으로 된다.
그리고, 시퀀서(11)가 다음의 상승(23c)을 검출한 경우 C1C3의 그대로이면, AND회로(16)의 입력은 함께 로우레벨이기 때문에 판별임계치신호(C5)는 로우레벨로 되고, 따라서 샘플링신호(SA3)가 입력된 경우에 데이터 플립플롭(17)이 출력하는 듀티판별결과(C6)는 로우레벨로 된다. 이에 따라 듀티가 60%인 것을 알 수 있다. 또한, 이 경우에 듀티의 재현성이 나빠지는 것 등의 이유에 의해 C1≥C3로 되면, 대소비교회로(15)의 출력신호(C4)는 하이레벨로 된다. 그리고, 상기의 경우와 마찬가지로 하여 카운터회로(12)가 리세트되고, 래치데이터(C2)가 1/4로 되며, 또 이네이블신호가 하이레벨로 된다. 그러나, C1≥C3로 되지 않으며, 판별임계치신호(C5)는 하이레벨로 되지 않기 때문에, 결국 듀티판별결과(C6)는 로우레벨로 되어 듀티는 60%인 것으로 판단된다.
이와 같이 본 실시예의 듀티판별회로에서는 비디오 테이프가 정전할때의 임계치를 44.4%로 할 수 있게 된다. 이 값은 상기한 이상적인 임계치 43.75%에 대단히 가깝기 때문에 정확한 듀티의 판별을 수행할 수 있게 된다.
다음에, 비디오 테이프가 정전할 경우, 즉 정전/역전신호가 로우레벨인때의 회로동작에 대해 제3도를 이용해서 설명한다. 제3도는 이와 같은 경우의 회로동작을 나타내는 타이미차트이다. 이 때, 1사이클의 재생제어신호(31,32)의 선행레벨(31a,32a)은 로우레벨로 되고, 후행레벨(31b,32b)은 하이레벨로 된다.
먼저, 역전시의 듀티가 40%(즉, 정정시의 듀티가 60%)인 재생제어신호(31)의 듀티판별에 대해 설명한다.
시퀀서(11)는 재생제어신호(31)의 하강(31c)을 검출하면, 샘플링신호(SA4) 및 리세트신호(R6)를 출력하고, 이네이블신호를 로우레벨로 한다. 이 리세트신호(R6)에 의해 카운터회로(12)가 리세트된다.
다음에, 상승(31d)을 검출하면, 시퀀서(11)는 먼저 래치신호(L3)를 출력하고, 또 소정 시간 비켜나서 리세트신호(R7) 및 제2시프트신호(H2)를 출력한다. 그리고, 래치신호(L3)에 의해 래치회로(13)가 계수치(C1)를 래치하고, 이 때 래치데이터(C2)의 1/2의 데이터가 시프트회로(14)로부터 신호(C3)로서 출력된다. 또한 리세트신호(R7)에 의해 카운터회로(12)가 리세트된다.
그후, 카운터회로(12)가 출력하는 계수치(C1)가 증가하여 C1≥C3로 되면, 대소비교회로(15)의 출력신호(C4)는 하이레벨로 된다.
시퀀서(11)는 이 신호(C4)를 입력하면, 리세트신호(R8) 및 제1시프트신호(SH3)를 출력하고, 또 이네이블신호를 하이레벨로 한다.
카운터회로(12)는 리세트신호(R8)에 의해 리세트되고, 또 시프트회로(14)의 출력치(C3)는 래치회로(13)로부터 입력된 래치데이터(C2)의 1/4로 된다. 또, 이 때 대소비교회로(15)의 출력신호(C4)는 다시 로우레벨로 되기 때문에 판별임계치신호(C5)는 로우레벨 그대로이다.
그리고, 다시 C1≥C3로 되면, 대소비교회로(15)의 출력신호(C4)는 다시 하이레벨로 되고, AND회로가(16) 출력하는 판별임계치신호(C5)는 하이레벨로 된다.
여기서 상기한 정전의 경우와 마찬가지로 하여 임계치를 구하면, TH = 2TL1= 4TL2인 것에 의해,
로 된다. 즉, 듀티가 57.1%이하인 경우에는 시퀀서(11)가 다음의 재생제어신호(32)의 하강(32c)을 검출한 때의 판별임계치신호(C5)는 하이레벨로 된다.
데이터 플립플롭(16)은 샘플링신호(SA5)에 따라 듀티판별결과(C6)를 하이레벨로 한다.
이와 같이 재생제어신호(31)의 듀티가 40%인 것을 알 수 있다.
다음에, 듀티가 72.5%(즉, 정전시의 듀티가 27.5%)인 재생제어신호(32)의 듀티판별에 대해 설명한다.
상기의 경우와 마찬가지로, 시퀀서(11)가 재생제어신호(32)의 하강(32c)을 검출하면, 샘플링신호(SA5)와 더불어 리세트신호(R9)를 출력하고, 카운터회로(12)가 리세트되어 기준클록수의 계수를 개시한다. 또한, 이네이블신호는 로우레벨로 된다.
그리고, 시퀀서(11)가 상승(32d)을 검출하면, 래치신호(L4)가 출력되고, 또 소정 시간 후에 리세트신호(R10)가 출력된다. 이에 따라 래치회로(13)가 계수치(C1)를 래치하고, 그 후 카운터회로(14)가 계수치(C1)의 리세트를 수행한다. 따라서, C1C3으로 된다.
그리고, 시퀀서(11)가 다음의 상승(33c)을 검출한 경우 C1C3의 그대로이면, AND회로(16)의 입력은 함께 로우레벨이기 때문에 판별임계치신호(C5)는 로우레벨로 되고, 따라서 듀티판별결과(C6)는 로우레벨로 된다. 이에 따라 듀티가 72.5%인 것을 알 수 있다. 또한, 이 경우에 듀티의 재현성이 나빠지는 것 등의 이유에 C1≥C3로되면, 대소비교회로(15)의 출력신호(C4)는 하이레벨로 된다. 그리고, 상기의 경우와 마찬가지로 하여 카운터회로(12)가 리세트되고, 래치데이터(C2)가 1/4로 되며, 또 이네이블신호가 하이레벨로 된다. 그러나, 3회째에 C1≥C3으로 되지 않으면, 판별임계치신호(C5)는 하이레벨로 되지 않기 때문에, 결국 듀티판별결과(C6)는 로우베벨로 되어 듀티는 72.5%인 것으로 판단된다.
이와 같이 본 실시예의 듀티판별회로에서는 비디오 테이프가 역전할때의 임계치를 57.1%로 할 수 있게 된다. 이 값은 상기한 이상적인 임계치 56.25%에 대단히 가깝기 때문에 정확한 듀티의 판별을 수행할 수 있게 된다.
실시예 2
다음에 제1발명의 다른 실시예로서 제1도와 마찬가지의 듀티판별회로를 이용해서 상기 실시예 1의 듀티판별회로와는 다른 시퀀스제어를 시퀀서(11)로 수행함으로써 실시예1과는 다른 임계치를 얻는 경우에 대해 설명한다.
제4도는 관련되는 듀티판별회로의 동작을 나타내는 타이밍차트이다. 또, 여기서는 1사이클의 재생제어신호(41,42)의 선행레벨(41a,42a)을 하이레벨로 하고, 후행레벨(41b,42b)을 로우레벨로 한 경우를 예로 들어 설명한다.
본 실시예에서는 시퀀서(11)를, 재생제어신호의 상승을 검출하면, 샘플링신호 및 리세트신호를 출력함과 더불어 이네이블신호를 로우레벨로 하고, 또 재생제어신호의 하강을 검출하는 것으로 한때에는 리세트신호, 래치신호 및 이 래치데이터를 1/2로 하기 위하나 시프트신호를 출력함과 더불어 이네이블신호를 하이레벨로 하도록 구성하고 있다.
그 외의 각 부(12~17)의 구성은 상기한 실시예 1과 마찬가지이다.
이하, 본 실시예에 따라 듀티판별회로의 동작에 대해 설명한다.
먼저, 시퀀서(11)는 재생제어신호(41)의 상승(41c)을 검출하면, 샘플링신호(SA7) 및 리세트신호(R12)를 출력하고, 이네이블신호를 로우레벨로 한다. 카운터회로(12)는 이 리세트신호(R12)에 의해 리세트되어 기준클록수의 계수를 개시한다.
다음에, 시퀀서(11)는 재생제어신호(41)의 하강(41d)을 검출하면, 먼저 래치신호(L5)를 출력하고, 또 소정시간 벗어나서 리세트신호(R12) 및 시프트신호(SH4)를 출력함과 더불어 이네이블신호를 하이레벨로 한다.
래치회로(13)는 래치신호(L5)를 입력하면, 카운터회로(12)가 출력한 계수치(C1)를 래치한다.
그리고, 시프트회로(14)는 이 래치회로(13)로부터 입력된 래치데이터(C2)를 1/2배 하여 출력신호(C3)로서 출력한다. 이와 같이 시프트신호(SH4)의 출력과 더불어 이네이블신호를 하이레벨로 함으로써 다음에 래치데이터(C2)의 1/2로 된 때의 계수치(C1)를 임계치로 하고 있다.
또, 카운터회로(12)는 리세트신호(R13)에 의해 리세트되어 기준클록수의 계수를 다시한다.
여기서, 선행레벨(하이레벨; 41a)의 기간을 TH, 후행레벨(41b)의 기간의 개시로부터 C1=C3로 될 때까지의 기간을 TL로 하면, 선행레벨(41a)의 상승(41c)으로부터 C1=C3로 될 때까지의 기간(TD)은,
TD=TH+TL
로 된다. 또, TH=2TL이다. 따라서, 임계치는
로 된다. 즉, 듀티가 66.7%이하인 경우, 다음의 재생제어신호(42)의 상승(42c)전에 C1≥C3로 되어 대소비교회로(15)의 출력신호(C4)는 하이레벨로 된다. 이때, 이네이블신호는 하이레벨이므로, 판별임계치신호(C5)는 하이레벨로 된다. 그리고, 데이터 플립플롭(17)은 시퀀서(11)가 다음의 재생제어신호(42)의 상승(42c)을 검출하였을 때 출력하는 샘플링신호(SA2)에 따라 듀티판별결과(C6)를 하이레벨로 한다.
이와 같이 하여, 재생제어신호(41)의 듀티가 66.7%보다도 작다는 것을 알 수 있다.
한편, 다음의 재생제어신호(42)에 대해서는, 상기한 재생제어신호(41)의 경우와 마찬가지로 시퀀서(11)가 재생제어신호(41)의 상승(42c)에 따라 리셋트신호(R14)를 출력함[동시에 샘플링신호(SA8)도 출력된다]과 더불어 이네이블신호를 로우레벨로 하고, 이어서 상흥(42d)에 따라 랫치신호(L6), 리셋트신호(R15) 및 시프트신호(SH5)를 출력함과 더불어 이네이블신호를 하이레벨로 한다.
여기서, 재생제어신호(42)의 듀티가 66.7%보다도 크므로, 다음의 재생제어신호(42)의 상승(42c)시에는 C1C3로 되고, 따라서 대소비교회로(15)의 출력신호(C4)는 로우레벨로 된다. 이 때문에, 판별임계치신호(C5)는 로우레벨로 되므로, 듀티판별결과(C6)도 로우레벨로 된다.
이와 같이 하여, 재생제어신호(41)의 듀티가 66.7%보다도 크다는 것을 알 수 있다.
이와 같이, 본 실시예의 듀티판별회로에 의하면, 기준클럭을 변화시키지 않고 실시예1과는 다른 임계치를 얻을 수 있게 본다.
실시예 3
다음에 제2발명의 실시예에 대해 설명한다.
제5도는 본 실시예에 따른 듀티판별회로를 나타낸 블럭도이다. 본 실시예의 듀티판별회로는 시프트회로를 갖추고 있지 않은 점에서 상술한 실시예1 및 실시예2와 다르다.
제6도는 이러한 듀티판별회로의 동작을 나타낸 타이밍차트이다. 여기서도, 1사이클의 재생제어신호(61,62)의 선행레벨(61a,62a)을 하이레벨로 하고, 후행레벨(61b,62b)을 로우레벨로 한 경우를 예로 들어 설명한다.
본 실시예에서는, 재생제어신호의 상승을 검출하면 샘플링신호 및 리셋트 신호를 출력함과 더불어 이네이블신호를 로우레벨로 하고, 또 재생제어신호의 하강을 검출한 때는 랫치신호 및 리세트신호를 순차 출력하며, 더욱이 C1≥C2로 되면 리세트신호를 출력함과 더불어 이네이블신호를 하이레벨로 하도록 시퀀서(11)를 구성하고 있다.
다른 각 부(12,13,15~17)의 구성은 상기 실시예1과 동일하다.
이하, 본 실시예에 따른 듀티판별회로의 동작에 대해 설명한다.
먼저, 시퀀서(11)는 재생제어신호(61)의 상승(61c)을 검출하면, 샘플링신호(SA10) 및 리셋트신호(R17)를 출력하고, 이네이블신호를 로우레벨로 한다. 카운터회로(12)는 이 리셋트신호(R17)에 의해 리셋트되어 기준클럭수의 계수를 개시한다.
다음에 시퀀서(11)는 재생제어신호(61)의 하강(61d)을 검출하면, 먼저 랫치신호(L7)를 출력하고, 더욱이 소정시간 벗어나서 리셋트신호(R18)를 출력한다.
랫치회로(13)는, 랫치신호(L7)가 입력되면 카운터회로(12)가 출력한 계수치(C1)를 랫치하여 출력한다. 또, 카운터회로(12)는 리셋트신호(R18)에 의해 리셋트되어 기준클럭의 계수를 다시한다.
그 후, 카운터회로(12)가 출력하는 계수치(C1)가 증가하여 C1≥C2로 되면, 대소비교회로(15)는 출력신호(C4)를 하이레벨로 한다.
시퀀서(11)는, 이 신호(C4)가 하이레벨로 되면, 리셋트신호(R19)를 출력함과 더불어 이네이블신호를 하이레벨로 한다. 또, 이때 재생제어신호(61)는 로우레벨이므로, 이네이블신호를 하이레벨로 한다.
카운터회로(12)는 리셋트신호(R19)에 의해 리셋트되어 기준클록수의 계수를 다시 한다. 또한, 이때 대소비교회로(15)의 출력신호(C4)는 재차 로우레벨로 된다. 따라서, 이네이블신호가 하이레벨로 되더라도 AND회로(16)가 출력하는 판별임계치신호(C5)는 로우레벨을 그대로 유지하게 된다.
여기서, 선행레벨(하이레벨; 61a)의 기간을 TH, 후행레벨(61b)의 기간의 개시로부터 C1=C3로 될 때까지의 기간을 TL1, 리셋트신호(R19)에 의한 리셋트로부터 다음에 C1=C3로 될 때까지의 기간을 TL2로 하면, 선행레벨(61a)의 상승(61c)으로부터 2회째 C1=C3로 될 때까지의 기간(TD)은,
TD=TH+TL1+TL2
로 된다. 또, TH=TL1+TL2이다. 따라서, 임계치는
로 된다. 즉, 듀티가 33.3%이하인 경우는 다음의 재생제어신호(62)의 상승(62c)전에 C1≥C3로 되어 대소비교회로(15)의 출력신호(C4)는 하이레벨로 된다. 이때, 이네이블신호는 하이레벨이므로, 판별임계치신호(C5)는 하이레벨로 된다. 그리고, 데이터 플립플롭(16)은 시퀀서(11)가 다음의 재생제어신호(62)의 상승(62c)을 검출하였을 때 출력하는 샘플링신호(SA11)에 따라 듀티판별결과(C6)를 하이레벨로 한다.
이와 같이 하여, 재생제어신호(61)의 듀티가 33.3%보다도 작다는 것을 알 수 있다.
한편, 다음의 재생제어신호(62)에 대해서는, 상술한 재생제어신호(61)의 경우와 마찬가지로 시퀀서(11)가 재생제어신호(61)의 상승(62c)에 따라 리셋트신호(R20)를 출력함[동시에 샘플링신호(SA11)도 출력된다]과 더불어 이네이블신호를 로우레벨로 하고, 이어서 상승(62d)에 따라 랫치신호(L8), 리셋트신호(R18)를 출력한다. 더욱이, 카운터회로(12)가 출력하는 계수치(C1)가 증가하여 C1≥C3로 되면, 시퀀서(11)는 리셋트신호(R22)를 출력하여 계수치(C1)를 리셋트함과 더불어 이네이블신호를 하이레벨로 한다.
여기서, 재생제어신호(62)의 듀티가 33.3%보다도 크므로, 더불어 재생제어신호(62)의 상승(62c)시에는 C1C3로 되고, 따라서 대소비교회로(15)의 출력신호(C4)는 로우레벨로 된다. 이 때문에, 판별임계치신호(C5)는 로우레벨로 되므로, 듀티판별결과(C6)도 로우레벨로 된다.
이와 같이 하여, 재생제어신호(62)의 듀티가 33.3%보다도 크다는 것을 알 수 있다.
또한, 제1도에 도시된 듀티판별회로에 있어서도, 본 실시예와 동일한 시퀀스제어를 실시함[즉 시프트회로(14)를 사용하지 않거나 또는 배율을 1배로 함으로써 본 실시예와 동일한 듀피판별을 할 수 있음은 물론이다.
이와 같이, 본 실시예의 듀티판별회로에 의하면, 상술한 실시예1이나 실시예2와 동일한 기준클럭을 이용하여 이들 실시예와는 다른 임계치를 얻을 수 있게 된다.
한편, 본원 특허청구범위의 각 구성요건에 병기한 도면의 참조부호는 본원 발명의 이해를 용이하게 하기 위한 것으로서, 본원 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 간단한 회로로 임계치를 최적치로 설정할 수 있는 듀티판별회로를 제공할 수 있게 된다.

Claims (9)

  1. 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로(12)와, 입력된 래치신호에 따라 상기 카운터회로(12)로부터 입력된 계수치를 래치하는 래치회로(13), 입력된 시프트신호에 따라 상기 래치회로(13)로부터 입력된 래치데이터가 2-n(n은 영 또는 자연수)배로 되도록 이 래치데이터를 시프트하여 출력하는 시프트회로(14), 이 시프트회로(14)로부터 입력된 시프트 데이터와 상기 카운터회로(12)로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 시프트 데이터보다는 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소비교회로(15), 이 대소비교회로(15)로부터 입력된 상기 대소비교신호를 출력하는 출력회로(16,17) 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하는 시퀀서(11)를 구비하여 구성된 것을 특징으로 하는 듀티판별회로.
  2. 제1항에 있어서, 상기 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 샘플링신호를 출력하고, 상기 출력회로(16,17)가 이 샘플링신호를 입력한 경우 전회에 입력된 상기 정보신호에 대해 상기 대소비교신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  3. 제1항 또는 제2항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호와 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  4. 제1항 또는 제2항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호와 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  5. 제1항에 또는 제2항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  6. 제1항 또는 제2항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  7. 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세티신호에 따라 리세트되는 카운터회로(12)와, 입력된 래치신호에 따라 상기 카운터회로(12)로부터 입력된 계수치를 래치하는 래치회로(13), 이 래치회로(13)로부터 입력된 래치데이터와 상기 카운터회로(12)로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 래치데이터 보다도 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소비교회로(15), 이 대소비교회로(15)로부터 입력된 상기 대소비교신호를 출력하는 출력회로(16,17) 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호 및 상기 래치신호를 출력하는 시퀀서(11)를 구비하여 구성된 것을 특징으로 하는 듀티판별회로.
  8. 제7항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 샘플링 신호를 출력하고, 상기 출력회로(16,17)가 이 샐플링신호를 입력한 경우 전회에 입력된 상기 정보신호에 대해 상기 대소비교신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  9. 제7항 또는 제8항에 있어서, 상기 시퀀서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
KR1019930028991A 1992-12-22 1993-12-22 듀티판별회로 KR970005993B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP92-342809 1992-12-22
JP34280992 1992-12-22

Publications (2)

Publication Number Publication Date
KR940016070A KR940016070A (ko) 1994-07-22
KR970005993B1 true KR970005993B1 (ko) 1997-04-22

Family

ID=18356663

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019930028991A KR970005993B1 (ko) 1992-12-22 1993-12-22 듀티판별회로

Country Status (4)

Country Link
US (1) US5444403A (ko)
EP (1) EP0603851B1 (ko)
KR (1) KR970005993B1 (ko)
DE (1) DE69320605T2 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR0151261B1 (ko) * 1995-07-14 1998-12-15 문정환 펄스폭 변조 회로
JP2001291296A (ja) * 2000-04-06 2001-10-19 Nec Kyushu Ltd デューティ判定回路
US8097547B2 (en) 2004-11-29 2012-01-17 Saint-Gobain Centre De Recherches Et D'etudes Europeen Sintered refactory material based on silicon carbide with a silicon nitride binder
US8564365B2 (en) 2012-01-20 2013-10-22 Qualcomm Incorporated Wide input bit-rate, power efficient PWM decoder

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3961271A (en) * 1975-02-07 1976-06-01 International Telephone And Telegraph Corporation Pulse width and amplitude screening circuit
US4008488A (en) * 1975-08-25 1977-02-15 Braemar Computer Devices, Inc. Magnetic recording data decoding system
NL8501202A (nl) * 1985-04-26 1986-11-17 Philips Nv Teller-comparator-schakeling en microprocessor met multiple simultaan aan te sturen uitgangen.
JPS62279562A (ja) * 1986-05-28 1987-12-04 Victor Co Of Japan Ltd デ−タ抜取り方法及びデ−タ抜取り装置
JP2757371B2 (ja) * 1988-05-09 1998-05-25 ソニー株式会社 ビデオテープレコーダ
US4841932A (en) * 1988-07-19 1989-06-27 Delco Electronics Corporation Spark timing control
JPH0748647B2 (ja) * 1988-09-20 1995-05-24 日本電気株式会社 デューティ比判別回路
JPH03229164A (ja) * 1990-02-01 1991-10-11 Nec Corp 再生コントロール信号のデューティ比判別回路
JPH0450775A (ja) * 1990-06-18 1992-02-19 Toshiba Corp パルスデューティ判別装置
US5210444A (en) * 1991-12-20 1993-05-11 The B. F. Goodrich Company Duty cycle meter

Also Published As

Publication number Publication date
DE69320605T2 (de) 1999-02-11
EP0603851A2 (en) 1994-06-29
US5444403A (en) 1995-08-22
EP0603851B1 (en) 1998-08-26
EP0603851A3 (en) 1995-05-24
KR940016070A (ko) 1994-07-22
DE69320605D1 (de) 1998-10-01

Similar Documents

Publication Publication Date Title
EP0605206A2 (en) Data recording method and data recording apparatus
US5508993A (en) Digital signal reproducing apparatus using a Viterbi decoder
KR970005993B1 (ko) 듀티판별회로
TWI260645B (en) Apparatus and method for detecting binary data
US4400666A (en) Fixed rate delay circuit
KR910009465B1 (ko) 자기기록장치의 신호재생회로
US5625505A (en) Method of and apparatus for regenerating partial-response record signal
KR910004293B1 (ko) 기록속도판별장치
JPH0656958B2 (ja) 情報デ−タ復元装置
EP0206221B1 (en) Apparatus for recording and reproducing digital signal
US5444680A (en) Digital signal processing apparatus with a read error correction function
US6456134B2 (en) Duty cycle discriminating circuit having variable threshold point
JP2953936B2 (ja) デューティー判別回路
JPS5930217A (ja) 誤り検出機能を有する復調器
US6895174B2 (en) Frame number detecting device
US5963510A (en) Time measurement device
JPH10327136A (ja) ビット同期方式
JP3156273B2 (ja) ポインタ処理回路
KR200156169Y1 (ko) 디지탈 디스크 재생장치의 동기검출회로
JP2005101771A5 (ko)
JP3646614B2 (ja) 信号サンプリング装置
KR930002782Y1 (ko) Vcr의 콘트롤 펄스 듀티 판별 회로
SU1205180A1 (ru) Устройство детекмировани сигналов воспроизведени с магнитного диска
JP2756114B2 (ja) ディジタルテープレコーダ
US6107945A (en) Correlated sampled area detector

Legal Events

Date Code Title Description
A201 Request for examination
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030930

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee