KR940016070A - 듀티판별회로 - Google Patents

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KR940016070A
KR940016070A KR1019930028991A KR930028991A KR940016070A KR 940016070 A KR940016070 A KR 940016070A KR 1019930028991 A KR1019930028991 A KR 1019930028991A KR 930028991 A KR930028991 A KR 930028991A KR 940016070 A KR940016070 A KR 940016070A
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마코토 나가사와
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사토 후미오
가부시키가이샤 도시바
나카무라 노부오
도시바 에이· 브이· 이 가부시키가이샤
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  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Signal Processing (AREA)
  • Indexing, Searching, Synchronizing, And The Amount Of Synchronization Travel Of Record Carriers (AREA)
  • Manipulation Of Pulses (AREA)
  • Pulse Circuits (AREA)

Abstract

본 발명은 회로구성이 간단하면서 듀티에 따라 최적치에 가까운 임계치를 설정할 수 있는 듀티판별회로를 제공하기 위한 것이다.
본 발명은, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로(12)와, 카운터회로(12)로부터 입력된 계수치를 래치신호에 의해 래치하는 래치회로(13), 시프트신호에 따라 상기 래치회로(13)로부터 이벽된 래치데이터를 2-n(n은 영 또는 자연수)배로 하여 출력하는 시프트회로(14), 시프트회로(14)로부터 입력된 시프트 데이타와 카운터회로(12)로부터 입력된 상기 계수치와의 대소관계를 판별하여 시프트 데이터 보다도 계수치가 큰 경우에는 대소비교신로를 온으로 하는 대소비교회로(15), 대소비교회로(15)로부터 입력된 상기 대소비교신호를 출력하는 출력회로(16,17) 및, 정보신호 및 대소비교신호를 기초로 리세트신호와 래치신호 및 시프트신호를 출력하는 시퀸서(11)를 구비하여 구성된다.

Description

듀티판별회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 제1발명의 1실시예에 따른 듀티판별회로의 구성을 나타낸 블록도. 제2도는 제1도에 나타낸 듀티판별회로의 회로동작의 일례를 나타낸 타이밍챠트, 제3도는 제1도에 나타낸 듀티판별회로의 회로동작의 다른 예를 나타낸 타이밍챠트.

Claims (9)

  1. 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로(12)와, 입력된 래치신호에 따라 상기 카운터회로(12)로부터 입력된 계수치를 래치하는 래치회로(13), 입력된 시프트신호에 따라 상기 래치회로(13)로부터 입력된 래치데이터가 2-n(n은 영 또는 자연수)배로 되도록 이 래치데이터를 시프트하여 출력하는 시프트회로(14), 이 시프트회로(14)로부터 입력된 시프트 데이터와 상기 카운터회로(12)로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 시프트 데이터보다도 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소비교회로(15), 이 대소비교회로(15)로부터 입력된 상기 대소비교신호를 출력하는 출력회로(16,17) 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하는 시퀀서(11)를 구비하여 구성된 것을 특징으로 하는 듀티판별회로.
  2. 제1항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 샘플링신호를 출력하고, 상기 출력회로(16,17)가 이 샘플링신호를 입력한 경우 전회에 입력된 상기 정보신호에 대해 상기 대소비교신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  3. 제1항 또는 제2항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호와 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  4. 제1항 또는 제2항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호와 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  5. 제1항 또는 제2항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호 및 상기 시프트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  6. 제1항 또는 제2항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  7. 정보신호의 듀티와 임계치의 대소관계를 판별하는 듀티판별회로에 있어서, 기준클록의 계수를 수행하고, 입력된 리세트신호에 따라 리세트되는 카운터회로(12)와, 입력된 래치신호에 따라 상기 카운터회로(12)로부터 입력된 계수치를 래치하는 래치회로(13), 이 래치회로(13)로부터 입력된 래치데이터와 상기 카운터회로(12)로부터 입력된 상기 계수치와의 대소관계를 판별하고, 이 래치데이터 보다도 이 계수치가 큰 경우에는 대소비교신호를 온으로 하는 대소배교회로(15), 이 대소비교회로(15)로부터 입력된 상기 대소비교신호를 출력하는 출력회로(16,17) 및, 입력된 상기 정보신호 및 상기 대소비교신호를 기초로 상기 리세트신호 및 상기 래치신호를 출력하는 시퀀서(11)를 구비하여 구성된 것을 특징으로 하는 듀티판별회로.
  8. 제7항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨이 개시를 검출한 경우에 샘플링신호를 출력하고, 상기 출력회로(16,17)가 이 샘플링신호를 입력한 경우 전회에 입력된 상기 정보신호에 대해 상기 대소비교신호를 출력하는 것을 특징으로 하는 듀티판별회로.
  9. 제7항 또는 제8항에 있어서, 상기 시퀸서(11)가 상기 정보신호의 선행레벨의 개시를 검출한 경우에 상기 리세트신호를 출력하고, 상기 정보신호의 후행레벨의 개시를 검출한 경우에 상기 리세트신호와 상기 래치신호를 출력하며, 상기 대소비교신호가 온인 때에는 상기 리세트신호를 출력하는 것을 특징으로 하는 듀티판별회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019930028991A 1992-12-22 1993-12-22 듀티판별회로 KR970005993B1 (ko)

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