KR910004293B1

KR910004293B1 - 기록속도판별장치

Info

Publication number: KR910004293B1
Application number: KR1019880003234A
Authority: KR
Inventors: 신타로 가와구치
Original assignee: 가부시키가이샤 도시바; 아오이 죠이치
Priority date: 1987-03-28
Filing date: 1988-03-25
Publication date: 1991-06-25
Also published as: DE3883573D1; KR880012098A; EP0285029A2; DE3883573T2; US4916560A; JPS63241743A; EP0285029A3; EP0285029B1

Abstract

내용 없음.

Description

기록속도판별장치

제 1 도는 본 발명의 1실시예에 관한 기록속도판별장치의 구성을 나타내는 블럭도.

제 2 도 내지 제 4 도는 각각 본 발명의 1실시예에 관한 기록속도판별장치를 설명하기 위한 도면.

제 5 도는 본 발명의 1실시예에 관한 기록속도판별장치의 일부 회로부분의 구체적인 구성을 나타내는 도면.

제 6 도는 종래 기록속도판별장치의 구성을 나타내는 블럭도이다.

* 도면의 주요부분에 대한 부호의 설명

11, 31 : 분주회로 12, 32 : 시켄스발생회로

13, 33 : 측정처리회로 14, 34 : m비트카운터

15, 16, 35, 36 : 대소비교회로 17 : 연속일치판별회로

18, 19, 23 : 1비티랫치회로 21, 29 : 앤드게이트

22 : 오아게이트 24, 25, 27 : 낸드게이트

26 : 인버터 28 : 일치 및 불일치검출회로

37, 38 : 쉬프트레지스터 39 : 다수결판별회로

본 발명은 비디오테이프레코드(이하 VTR이라 칭함)등과 은 기록매체재생장치에서 기록시 기록매체의 구동속도를 판별할 수 있도록 된 기록속도판별장치에 관한 것이다.

일반적으로 가정용 비디오테이프레코더에서는 회전자기헤드에 의한 헤리칼스켄(Helical Scanning)방식의 기록재생방식이 채택되면서 자기테이프로서는 카셋트형으로된 것이 채택되고 있다. 또 동일한 길이의 자기테이프에 대해 서로 다른 2종류이상의 기록시간을 사용자의 선택여하에 따라 선택할 수 있도록 되어 있어 예컨데 VHS 방식의 VTR에서는 SP(표준)모드와 LP(2배속도)모드 및 EP(3배속)모드의 3종류모드가 선택될 수 있도록 되어있다.

이와같은 VTR에 있어 재생시에 정상적인 화면을 얻으려면 재생시의 테이프주행속도(이하 재생속도라 칭함)와 기록시 테이프주행속도(이하 기록속도라 칭함)를 일치시켜 주어야 할 필요가 있게 되는 바, 이러한 조작을 사용자가 하는 것은 그 조작이 번잡할 뿐만 아니라 불편하기 때문에 자기테이프의 기록속도를 자동적으로 판별해주는 방법이 여러개 개발되어 왔다.

그 중 일본국 특허 출원공개(소) 59-86352호에 기재되어 있는 발명의 기록속도판별방법은 자기테이프에 바라는 주파수의 제어펄스신호를 기록해 둔 다음 이 펄스 신호의재생출력주파수와 재생시 캡스턴모우터의 회전 주파수신호(이하 FG 신호라 칭함)인 주파수와의 비를 검출하고, 그때 이 검출 결과를 시계열적(時系列的)으로 적어도 3개를 기억시켜 두며, 이들 기억된 결과의 다수결을 취하게되므로 최종적인 판단을 하도록 된 것이다.

이러한 기록속도판별방법을 사용한 종래 기록속도판별장치의 구성을 제 6 도에 도시된 블럭에 도시해 놓은 것으로, 즉 제어펄스신호의 재생출력(SCP)은 분주회로(31)에서 1/n분주, 예를들면 1/2분주되어 시켄스 발생회로(32)에 입력되고, 그로부터 시켄스발생회로(32)는 상기 분주신호를 기준신호로서 S4, S1, S2, S3, S4…로 이루어진 시켄스로 4종류의 제어신호를 순차적으로 발생시켜 측정처리회로(33)와 m비트카운터(34) 및 쉬프트레지스터(37)(38)에 각각 공급하게 된다.

먼저 측정처리회로(33)는 상기 신호(S4)의 타이밍으로부터 신호(S1)의 타이밍까지의 기간에 FG신호(SG)를 m비트카운터(34)로 공급해줌을 제어하게 되고, 이 m비트카운터(34)는 이 신호를 카운트 해주므로써 제어펄스신호의 재생출력(SCP)과 FG신호(SG)와의 주파수비에 따른 값을 카운트하게 된다.

이어 이 m비트카운터(34)의 출력신호인 이 카운트 값의 상위 1비트로 된 데이터(D1)는 대소비교회로(34)(36)에 한쪽의 입력데이터로서 각각 입력되는 한편, 이 대소비교회로(35)(36)에는 다른쪽의 입력데이터로서 미리 정해진 기준데이터(D2 또는 D3)가 입력된다. 그러면, 대소비교회로(35)(36)는 m비트카운터(34)로 부터의 데이터와 상기 기준데이터(D2 또는 D3)와의 대소를 비교함에 따라 SP와 LP 및 EP의 기록속도모드를 검출해서 그 검출결과를 각 1비트의 출력신호(S11)(S12)로서 출력하게 되고, 그에 따라 이 2비트의 출력신호(S11)(S12)는 쉬프트레지스터(37)(38)에 각각 입력되게 된다. 이어 이 쉬프트레지스터(37)(38) 각각은 예를들어 3단 구성인 것으로서, 상기 시켄스발생회로(32)에서 발생되는 신호(D2)가 쉬프트용 클럭신호로서 입력될 때마다 상기 검출신호(S11)(S12)를 각각 3개씩 기억시켜 놓는다. 그리고, 쉬프트레지스터(37)(38)에 기억된 3개의 검출신호는 다수결판별회로(39)에서 다수결이 취해지므로, 여기서 최종적인 모드가 판별되게 된다. 따라서, 상기 다수결판별회로(39)는 이 판별결과에 따라 재생속도를 지정하는 2비트의 신호(S13)(S14)를 출력하게 된다.

이와같은 종래 기록속도판별장치의 구성에 있어서, 3개의 검출신호의 다수결논리로 기억모드를 판별하는 경우에는 동일한 검출신호가 2개이상이면 이를 정규적인 검출신호로 간주하게 되고, 그에 따라 제어펄스신호의 재생출력(SCP)에 펄스의 누락이나 부가가 한차례 생겨서 대소비교회로(35)(36)에서 1개의 검출결과가 틀려져 있다고 하더라도 다른 2개의 검출결과는 정상적이므로 기록속도를 정확히 판별할 수 있게 된다. 그러므로 여러개의 검출결과의 다수결에 따라 기록속도가 판별되고 있으므로 재생출력(SCP)에 버스트(Burst)형상의 펄스누락이 생기는 경우라도 판별할 수 있어 그 결과로서 고속재생시 등에서도 판별할 수 있게 된다.

그런데, 전술한 종래의 기록속도판별장치에 있어 정확한 판별을 하기 위해서 기록속도의 검출결과를 시계열적으로 적어도 3개 기억시켜 두지 않으면 안되고, 그 때문에 쉬프트레지스터(37)(38)는 각각 적어도 3단인 것이 필요하게 되므로 판별시간도 3단분이 필요하게 된다. 이는 VTR의 소형화 및 고속스위칭화라는 관점에서보면 문제가 되는 레벨로서 보다 구성부품이 적어야 될 뿐만 아니라 보다 판별시간도 짧은 기록속도 판별장치의 개발이 요구되어 왔다. 더욱이, 예를들어 쉬프트레지스터(37)(38)를 3단 구성으로 한 경우에는 1단 걸러서 펄스의 누락등이 있다면 제 1 단과 제 3 단이 오판별을 하게되므로 다수결판별을 하더라도 오판별을 하게 된다.

이와같이 종래 기록속도판별장치에는 구성부품이 많을 뿐만 아니라 판별시간의 단축화가 곤란하다는 결점이 있게 되어 오판별의 위험성도 있다.

이에 본 발명은 상기와 같은 결점을 해결하기 위해 발명된 것으로, 구성부품의 삭감 및 판별시간의 단축을 실현할 수 있을 뿐만 아니라 오판별의 위험성도 적은 기록속도판별장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 기록속도판별장치는, 기록매체를 구동시키는 모우터의 회전주파수의 검출출력과 상기 기록매체에 일정한 주파수로 기록되어 있는 제어신호의 재생출력과의 주파수비를 검출해주는 주파수비검출수단과, 상기 주파수비검출수단의 검출결과와 미리 정해진 기준치의 대소를 비교해서 상기 기록매체의 제어신호의 기록시 구동속도를 검출해주는 속도검출수단, 상기 속도검출수단의 검출출력을 시계열적으로 기억시켜주는 기억수단 및, 상기 기억수단에 기억되어 있는 전회의 검출결과의 상기 속도검출수단의 검출결과와의 일치 및 불일치를 연속적으로 검출함에 따라 기록시 구동속도를 판별해주는 판별 수단으로 구성되어 있는 것을 그 특징으로 한다.

본 발명의 기록속도판별장치에서는, 기록매체를 구동시키는 모우터의 회전주파수의 검출출력과 기록매체에 일정한 주파수로 기록되어 있는 제어신호의 재생출력과의 주파수비를 검출하고, 이 검출결과의 기준치와의 대소를 비교함으로서 얻어지는 기록속도의 검출결과를 시계열적으로 기억수단에 기억시켜 놓으며, 상기 기억수단에 기억되어 있는 과거의 검출결과와 현재의 검출결과와의 일치 및 불일치를 연속적으로 검출해냄으로써 기록시 구동속도를 판별해주도록 되어 있다.

이와같이 구성된 본 발명은, 기록속도의 검출결과가 시계열적으로 1개만 기억시켜 놓으면 좋은 것으로 구성부품을 종래 기록속도판별장치의 구성보다도 삭감시킬 수 있다. 더구나 2개의 기록속도의 검출결과를 이용해서 최종적인 판별을 할 수 있으므로 판단시간의 단축화가 실현되게 되고, 또 2개의 기록속도검출결과를 이용하여 연속적으로 판단할 수 있으므로 오판별할 우려가 없게 된다.

이하 예시도면을 참조해서 본 발명의 1실시예를 상세히 설명한다.

제 1 도는 본 발명에 관한 기록속도판별장치의 1실시예의 구성을 나타내는 회로도로서, 예를들어 30Hz인 제어펄스신호의 재생출력(SCP)은 분주회로(11)에서 1/n분주, 예를들면 1/2분주되어 15Hz의 신호로 되므로 시켄스발생회로(12)에 입력되고, 이 시켄스발생회로(12)는 상기 분주된 15Hz의 신호를 기준신호로서 S5, S1, S2, S3, S4, S5…로 이루어지는 시켄스로서 5종류의 제어신호를 순차적으로 발생시켜 측정처리회로(13)와 m비트카운터(14), 1비트랫치회로(18)(19) 및 연속일치판별회로(17)로 각각 공급하게 된다.

먼저 측정처리회로(13)는 상기 신호(S5)의 타이밍으로부터 신호(S1)의 타이밍까지의 기간에 FG 신호(SG)를 m비트카운터(14)로 공급되도록 제어하게 된다. 그러면 측정처리회로(13)로 공급되는 이 FG신호(SG)의 주파수는 기록속도에 따라 다르게 되어 있는데, 예를들어 제 2 도에 도시된 바와같이 VHS 방식의 SP모드에서는 720Hz의 신호, LP모드에서는 360Hz의 신호, EP모드에서는 240Hz의 신호를 각각 나타낸다. 이어 m비트카운터(14)는 측정처리회로(13)로부터 출력되는 신호(SG)를 카운터하게 되고, 그에 따라 이 m비트카운터(14)의 출력신호인 이 카운트값의 상위 1비트로된 데이터(D1)는 정상상태일때 제 2 도에 도시된 바와같이 SP모드에서는 48, LP모드에서는 24, EP모드에서는 16으로 각각 된다.

그리고, 이 m비트카운터(14)의 데이터(D1)는 대소비교회로(15)(16)에 한쪽의 입력데이터로서 각각 입력되는 한편, 이 대소비교회로(15)(16)에는 다른쪽의 입력데이터로서 미리 정해진 기준데이터(D2 또는 D3)가 입력된다. 이 기준데이터는 예를들어 제 3 도에 도시된 바와같이 기준데이터(D2)가 36, 기준데이터(D3)가 20으로 되어있는바, 즉 기준데이터(D2)의 값은 정상상태에서의 SP모드시 m비트카운터(14)의 데어터(D1)의 값(48)과 LP모드시 m비트카운터(14)의 데어터(D1)의 값(24)과의 중간값이며, 기준데어터(D3)의 값은 정상상태에서의 LP모드시 m비트카운터(14)의 데이터(D1)의 값(24)과 EP모드시 m비트카운터(14)의 데이터(D1)의 값(16)과의 중간값이다.

이어 대소비교회로(15)(16)는 상기 m비트카운터(14)로부터의 데이터(D1)와 상기 기준데이터(D2 또는 D3)의 대소를 비교함에 따라 기록속도의 모드를 검출하게 되고, 그 검출결과를 각 1비트의 검출신호(S11)(S12)로서 출력해서 1비트랫치회로(18)(19)와 연속일치판별회로(17)에 각각 공급하게 된다.

이 각 1비트 검출신호(S11)(S12)와 각 모드와의 관계를 제 4 도에서 정리해서 도시해 놓은 것으로, 즉 한쪽의 대소비교회로(15)는 데이터(D1)(D2)값의 대소를 비교해서 D1〉D2라면 신호(S11)를 로우레벨(L)로 하며, D1〉D2라면 신호(S11)를 하이레벨(H)로 한다. 다른쪽의 대소비교회로(16)는 데어터(D1)(D3)값의 대소를 비교해서 D1〉D3라면 신호(S12)를 로우레벨하며, D1〉D3라면 신호(S12)를 하이레벨로 한다.

이러한 2비트의 검출신호(S11)(S12)는 연속일치판별회로(17)에 입력됨과 더불어 신호(S3)의 타이밍으로 1비트랫치회로(18)(19)에서 각각 랫치된다. 이들 랫치회로(18)(19)의 랫치출력은 연속일치판별회로(17)에 공급되는바, 이 연속일치판별회로(17)는 랫치회로(18)(19)의 랫치출력과 다음의 대소비교회로(15)(16)로 부터의 출력신호(S11)(S12)의 일치 및 불일치를 검출해서 그 검출결과에 따라 재생속도를 지정하는 신호(S13)(S14)를 출력하게 된다. 즉, 상기 연속일치판별회로(17)는 랫치회로(18)(19)에 랫치되어 있는 전회의 검출신호(S11)(S12)와 현재의 검출신호(S11)(S12)가 각각 일치해 있으면 제어신호(S2)의 타이밍에서 현재의 검출신호(S11)(S12)에 따른 판별결과를 신호(S13)(S14)로서 출력하게 되고, 또 전회의 검출신호(S11)(S12)와 현재의 검출신호(S11)(S12)가 일치되어 있지 않으면 앞에서 출력한 신호(S11)(S12)를 그대로 계속 출력하게 된다.

또 m비트카운터(14)는 신호(S4)의 타이밍에서 클리어되고 있으므로 그 후에는 다시 입력되는 FG신호(SG)를 카운트하게 된다. 여기서, 랫치회로(18)(19)는 각각 1비트의 데이터를 기억시켜놓으면 좋으므로 종래의 기록속도판별장치에 비해 구성부품을 적게 할 수 있고, 더욱이 연속일치판별회로(17)에서는 2개의 검출신호를 이용해서 모드를 판별하므로 모드 판별에는 2회의 판별시간만을 필요로 하기 때문에 종래의 기록속도판별장치 보다도 판별시간을 단축시킬 수 있다.

또, 제어펄스신호의 재생출력(SCP)에 펄스의 누락등이 발생되어 1회분의 검출결과가 틀려졌다고 하더라도 앞의 검출결과는 정상적이므로 이 정상적이 검출결과가 판별출력으로서 출력하게 된다. 더욱이 1회 걸러서 제어펄스신호의 재생출력(SCP)에 펄스의 누락등이 있었던 경우라도 정상적인 판별결과를 계속해서 출력하게 된다. 결국 연속적으로 펄스의 누락이 발생되지 않는 한 정상적인 판별결과가 계속적으로 출력되어지므로 오판별의 위험성은 매우 적어지게 된다.

제 5 도는 본 발명의 1실시예에 관한 기록속도판별장치에서의 대소비교회로(15)와 연속일치판별회로(17)의 신호(S11)(S13)에 관한 회로부분만의 구체적인 구성을 도시해 놓은 것으로, 대소비교회로(16)와 연속일치판별회로(17)의 신호(S12)(S14)에 관한 회로부분도 이와 동일한 회로구성으로 되어있어 그에 대한 설명을 생략한다.

먼저 검출개시시 소정시간에만 도시되어있지 않은 회로부분에서 발생되는 제어신호(S20)가 하이레벨로 되면서 상기 제어신호(S2)가 순차적으로 앤드게이트(21) 및 오아게이트(22)를 통해 연속일치판별회로(17) 내의 랫치회로(23)에 입력된다. 그 때문에 대소비교회로(15)로부터 출력된 최초신호(S11)는 이 제어신호(S2)에 동기해서 랫치회로(23)에 랫치되므로 그대로 신호(S13)로서 출력하게 되고, 또 이 최초의 신호(S11)는 이후에 제어신호(S3)에 동기해서 랫치회로(18)에서 랫치되게 된다.

이어 대소비교회로(15)로부터 출력된 2번재 신호(S11)와 미리 랫치회로(18)에 랫치되어 있는 전회의 신호(S11)와의 일치 및 불일치가 낸드게이트(24)(25)와 인버터(26) 및 낸드게이트(27)로 이루어진 일치 및 불일치 검출회로(28)에서 검출된다. 예컨대 최초의 신호(S11)가 로우레벨이면서 2번째의 신호(S11)로 로우레벨인 경우에는 랫치회로(18)의 Q출력이 로우레벨이면서 Q출력이 하이레벨로 되고 인버터(26)의 출력이 하이레벨로 되면서 낸드게이트(25)의 출력이 로우레벨로 되고, 그에 따라 일치 및 불일치출력인 낸드게이트(27)의 출력이 일치상태인 하이레벨로 된다. 이러한 경우에는 낸드게이트(29)가 개방되어 제어신호(S2)가 이 앤드게이트(29)를 거쳐 연속일치판별회로(17)내의 랫치회로(23)에 입력하게되므로, 이 랫치회로(23)에서는 2번째의 신호(S11)인 로우레벨이 랫치된다. 따라서, 신호(S11)로서 로우레벨이 연속적으로 계속 출력하게 되면 신호(S13)도 로우레벨인 채로 계속 유지된다.

한편, 펄스의 누락등으로 신호(S11)가 하이레벨로 변환되었을 경우에는 낸드게이트(24)(25)의 출력이 모두 하이레벨로 되므로 일치 및 불일치 출력인 낸드게이트(27)의 출력이 불일치 상태인 로우레벨로 된다. 이러한 경우에는 제어신호(S2)가 앤드게이트(29)를 통과하지 않게되므로 랫치회로(23)는 앞의 신호(S11)인 로우레벨을 그대로 계속하여 랫치하게 된다. 즉, 제어펄스신호의 재생출력(SCP)에 펄스의 누락등이 발생하여 1회분의 검출결과가 틀려져 있다고 하더라도 앞의 검출결과는 정상적이므로 이 정상적인 검출결과가 판별출력으로서 출력하게 된다.

또 1회 걸러서 제어펄스신호의 재생출력(SCP)에 펄스의 누락 등의 있었던 경우라도 랫치회로(23)의 내용은 변환하지 않으므로 정상적인 판별 결과가 계속하여 출력되게 된다.

이상 설명한 것처럼 본 발명에 따르면, 구성부품의 삭감 및 판별시간의 단축화가 실현될 뿐만 아니라 오판별의 위험성도 적은 기록속도판별장치를 제공할 수 있게 된다.

Claims

기록매체를 구동시키는 모우터의 회전 주파수의 검출출력과 상기 기록매체에 일정한 주파수로 기록되어 있는 제어신호의 재생출력과의 주파수비를 검출해내는 주파수비검출수단(14)과, 이 주파수비검출수단(14)의 검출결과와 미리 정해진 기준치의 대소를 비교해서 상기 기록매체가 제어신호를 기록할 때 구동속도를 검출해내는 속도검출수단(15)(16), 이들 속도검출수단(15)(16)의 검출출력을 시계열적으로 기억하게 되는 기억수단(18)(19) 및, 이들 기억수단(18)(19)에 기억되어있는 전회의 검출결과와 전술한 속도검출수단(15)(16)의 검출결과의 일치 및 불일치를 연속적으로 검출해냄으로서 기록시 구동속도를 판별하게 되는 판별수단(17)이 구비된 것을 특징으로 하는 기록속도판별장치.
제 1 항에 있어서, 상기 판별수단(17)이 기억수단(18)(19)에 기억되어 있는 전회의 검출결과와 상기 속도검출수단(15)(16)으로 부터 출력되는 검출결과의 일치 및 불일치를 판별하게되는 일치 및 불일치 판별수단(27)과, 이 일치 및 불일치판별수단(27)에서 일치됨이 판별되어졌을 때만 상기 속도검출수단(15)(16)으로부터 출력되는 검출결과에 의거 내용이 갱신되어지는 판별신호기억수단(23)으로 이루어진 것을 특징으로 하는 기록속도판별장치.
제 1 항에 있어서, 상기 속도검출수단(15)(16)이 서로 다른 2종류의 기준치가 입력되는 2개의 비교회로(15)(16)로 이루어진 것을 특징으로 하는 기록속도판별장치.