KR100288996B1 - 입력신호독출회로 - Google Patents

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Abstract

본 발명의 입력신호 독출회로는, 입력신호와 샘플링 클럭을 수신하여 입력신호가 하이레벨일 때 샘플링 클럭을 카운트업하고 입력신호가 로우레벨일 때 샘플링 클럭을 카운트 다운하는 업-다운 카운터를 구비한다. 업-다운 카운터는, 업-다운 카운터의 카운트값이 0 으로 되면, 언더플로우 (underflow) 신호를 출력한다. 비교기는, 업-다운 카운터의 카운트값과 레지스터내에 저장된 기준값을 비교하여, 업-다운 카운터의 카운트값이 기준값과 일치하면 일치신호를 발생시킨다. RS 플립플롭은, 상기 일치신호에 의해 세트되어 독출신호를 하이레벨로 되게 하고, 상기 언더플로우 신호에 의해 리세트되어 독출신호를 로우레벨로 되게 한다.

Description

입력신호 독출회로{INPUT SIGNAL READING CIRCUIT}
본 발명은 입력신호 독출회로(input signal reading circuit)에 관한 것으로, 보다 상세하게는, 노이즈가 있는 입력신호를 적은 지연량과 고충실도로 안정적으로 독출하는 입력신호 독출회로에 관한 것이다.
일본 특허공개 제 57-087232 호 공보 (이의 내용은 본 출원에 전체적으로참고로 포함되며, 또한 그 요약서도 일본 특허청으로부터 입수가능하며, 그 요약서의 내용도 본 출원에 전체적으로 참고로 포함된다.) 에는 전형적인 종래의 입력신호 독출회로가 개시되어 있으며, 이를 도 1 및 2 를 참조하여 설명한다. 도 1 은 일본 특허공개 제 57-087232 호 공보에 개시된 종래의 입력신호 독출회로의 간단한 블럭도이고, 도 2 는 일본 특허공개 제 57-087232 호 공보에 개시된 종래의 입력신호 독출회로의 동작을 설명하는 타이밍 챠트이다.
도 1 에 나타낸 바와 같이, 일본 특허공개 제 57-087232 호 공보에 개시된 종래의 입력신호 독출회로는, 적분 카운터 즉, 입력신호 (S1) 를 샘플링 카운트하는 업카운터 (5) 및, 샘플링 클럭과 독출 타이밍 펄스 (S8) 를 발생하는 타이밍 펄스 발생기 (6) 를 구비한다. 업카운터 (5) 는 입력신호 (S1) 에 의해 제어되어, 입력신호 (S1) 가 하이레벨인 경우에만 샘플링 클럭을 카운트하고, 업카운터 (5) 의 카운트값이 업카운터 자체에 미리 설정된 소정의 상수값 (문턱값) 이상이면, 하이레벨의 신호 (S7) 를 출력한다. 업카운터 (5) 의 카운트값이 소정의 상수값보다 작으면, 즉, 업카운터 (5) 의 카운트값이 소정의 상수값에 아직 도달하지 않았으면, 업카운터 (5) 는 로우 레벨의 신호 (S7) 를 출력한다. 독출 타이밍 펄스 (S8) 가 타이밍 펄스 발생기 (6) 에 의해 발생되면, 업카운터 (5) 는 리세트 즉 클리어되어, 초기값으로부터 카운트를 다시 시작한다. 한편, D형 플립플롭 (7) 은 독출 타이밍 펄스 (S8) 가 발생될 때마다 신호 (S7) 를 래치하고, D형 플립플롭 (7) 의 Q 출력이 입력신호 (S1) 의 독출출력신호 (S9) 로서 출력된다.
따라서, 샘플링 클럭과 독출 타이밍 펄스 (S8) 의 주파수를 적절하게 선택함으로써, 입력신호 (S1) 에 포함된 노이즈가 도 2 의 타이밍 챠트에 나타낸 바와 같이 제거된다.
도 2 의 타이밍 챠트로부터 알 수 있는 바와 같이, 종래의 입력신호 독출회로는, 독출 타이밍 펄스 (S8) 에 동기하여, 업카운터 (5) 의 카운트값이 소정의 상수값에 도달하는지 여부, 즉, 업카운터 (7) 가 하이레벨의 출력신호 (S7) 를 출력하는지 여부를 검출하도록 구성되어 있다. 또한, 업카운터 (5) 는, 독출 타이밍 펄스 (S8) 에 동기하여, 즉, 독출 타이밍 펄스 (S8) 의 주기로 리세트된다. 따라서, 업카운터 (50) 의 카운트값이 이미 소정의 상수값에 도달했어도, 독출 타이밍 펄스 (S8) 가 출력되지 않으면 업카운터 (5) 의 하이레벨 출력신호가 검출되지 않는다. 또한, 카운트의 진행이 로우레벨 노이즈에 의해 지연되므로, 독출 타이밍 펄스 (S8) 가 출력될 때까지 업카운터 (5) 의 카운트값이 소정의 상수값에 도달하지 않으면, 업카운터 (5) 의 카운트값이 리세트되어, 업카운터 (5) 의 하이레벨 출력신호가 검출되지 않는다. 그 결과, 도 2 의 좌측에 나타낸 바와 같이, 검출 타이밍이 크게 지연되고, 최악의 경우에는, 하이레벨 입력신호가 수신되어도, 도 2 의 우측에 나타낸 바와 같이, 입력신호를 검출할 수 없는 문제점이 있다.
따라서, 본 발명의 목적은 상술된 종래의 입력신호 독출회로의 단점을 해결한 입력신호 독출회로를 제공하는 것이다.
본 발명의 또다른 목적은, 노이즈가 있는 입력신호를 적은 지연량과 높은 충실도로 안정적으로 독출할 수 있는 입력신호 독출회로를 제공하는 것이다.
본 발명에 따르면, 본 발명의 상기 및 다른 목적들은,
입력신호와 샘플링 클럭을 수신하여, 입력신호가 활성 레벨이면 샘플링 클럭을 카운트 업하고 입력신호가 비활성 레벨이면 샘플링 클럭을 카운트 다운하며, 그 카운트값이 초기값으로 되면 언더플로우 (underflow) 신호를 출력하는 업-다운 카운터;
기준값을 저장하는 레지스터;
상기 업-다운 카운터의 카운트값을 상기 레지스터의 기준값과 비교하여, 상기 업-다운 카운터의 카운트값이 상기 레지스터의 기준값과 일치하게 되면 일치신호를 발생하는 비교기; 및
언더플로우 신호와 일치신호를 수신하여 독출신호(read-out signal)를 출력하는 출력회로로서, 일치신호에 응답하여 상기 독출신호를 제 1 레벨로 하고, 언더플로우신호에 응답하여 상기 독출신호를 상기 제 1 레벨과 상이한 제 2 레벨로 하는 상기 출력회로를 구비하는 입력신호 독출회로에 의해 달성된다.
상술한 구성에 있어서, 업-다운 카운터는, 비활성 레벨(예를 들어, 로우레벨) 의 입력신호가 수신되면 카운트 다운한다. 노이즈가 순간적으로 입력되면, 업-다운 카운터가 카운트 다운을 하지만, 노이즈는 장기간 지속될 수 없다. 따라서, 활성 레벨 (예를 들어, 하이레벨)의 입력신호가 통상적인 상황에서 수신되면, 카운터는 마침내 기준값에 도달한다. 업-다운 카운터의 카운트값이 기준값에 도달하자마자, 독출신호는 제 1 레벨 (예를 들어, 하이레벨) 로 된다. 즉, 입력신호의 활성레벨이 검출된 것으로 간주된다. 비활성레벨의 입력신호가 계속수신되면, 업-다운 카운터는 계속 카운트 다운하고, 따라서 입력신호의 활성레벨이 결코 검출되지 않는다.
업-다운 카운터의 카운트값이 기준값에 도달한 순간이 입력신호의 활성레벨이 검출된 순간으로 간주되도록 하기 위하여는, 비활성레벨의 입력신호가 수신되면 카운트 다운하는 것이 필요하다. 카운터가 카운트 다운되지 않으면, 활성레벨의 입력신호가 때때로 수신될 때, 활성레벨의 입력신호가 검출된다. 따라서, 이러한 단점을 회피하기 위해, 리세트팅 수단이 필요하게 된다. 본 발명에 있어서, 이러한 단점은 비활성 레벨의 입력신호가 수신될 때 업-다운 카운터를 카운트 다운함으로써 회피할 수 있다.
본 발명의 상기 목적과 다른 목적, 태양 및 이점은 첨부도면을 참조한 본 발명의 바람직한 실시예의 설명으로부터 명확히 알 수 있다.
도 1 은 종래의 입력신호 독출회로의 블럭도.
도 2 는 도 1 의 종래 입력신호 독출회로의 동작을 설명하는 타이밍 챠트.
도 3 은 본 발명에 따른 입력신호 독출회로의 실시예 1 의 블럭도.
도 4 는 도 3 의 입력신호 독출회로의 동작을 설명하는 타이밍 챠트.
도 5 는 본 발명에 따른 입력신호 독출회로의 실시예 2 의 블럭도.
도 6 는 도 5 의 입력신호 독출회로의 동작을 설명하는 타이밍 챠트.
※ 도면의 주요부분에 대한 부호의 설명
1 : 업-다운 카운터 2 : 레지스터
3 : 비교기 4 : RS 플립플롭
도 3 을 참조하면, 본 발명에 따른 입력신호 독출회로의 실시예 1 의 블록도가 도시되어 있다.
입력신호 독출회로의 실시예 1 은, 입력신호 (S1) 와 샘플링 클럭을 수신하여, 입력신호 (S1) 가 하이레벨이면 샘플링 클럭 (S2) 를 카운트 업하고 입력신호 (S1) 가 로우레벨이면 샘플링 클럭 (S2) 을 카운트 다운하는 업-다운 카운터 (1) 를 구비한다. 이 업-다운 카운터 (1) 는, 업-다운 카운터 (1) 의 카운트값이 0과 같은 초기값으로 되면 언더플로우 신호 (S5) 를 출력한다. 도시된 입력신호 독출회로는 기준값 (R) 을 저장하는 레지스터 (2), 및 업-다운 카운터 (1) 의 카운트값 (S3) 과 레지스터 (2) 에 저장된 기준값 (R) 을 비교하는 비교기 (3) 를 구비한다. 업-다운 카운터 (1) 의 카운트값 (S3) 이 레지스터 (2) 의 기준값 (R) 과 일치하면, 비교기 (3) 는 일치신호 (S4) 를 발생한다. 본 실시예에서, 업-다운 카운터 (1) 는 기준값 (R) 에 대응하는 카운트값을 넘어 카운트업하지 않도록 구성되어 있다.
언더플로우 신호 (S5) 및 일치신호 (S4) 가 RS (reset-set) 플립플롭 (7) 의 리세트 입력부 (R) 와 세트 입력부 (S) 에 각각 인가된다. 그러므로, 일치신호 (S4) 가 발생되면, RS 플립플롭은 하이레벨의 Q 출력신호 (S6) 을 출력하도록 세트되고, 언더플로우신호 (S6) 가 발생되면, RS 플립플롭은 로우레벨의 Q 출력신호 (S6) 를 출력하도록 리세트된다. 이 Q 출력신호 (S6) 가 독출신호로서 출력된다.
이하, 도 4 의 타이밍 챠트를 참조하여, 도 3 에 나타낸 입력신호 독출회로의 동작을 설명한다.
시각 t1 에서 입력신호 (S1) 가 하이레벨로 되면, 업-다운 카운터는 카운트 업을 시작한다. 시각 t2 에서, 입력신호에 노이즈가 혼합되어, 입력신호 (S1) 가 로우레벨로 되면, 업-다운 카운터 (1) 는 카운트 다운을 시작한다. 시각 t3 에서, 노이즈가 사라지고, 따라서, 입력신호 (S1) 가 다시 하이레벨로 되므로, 업-다운 카운터는 다시 카운트 업을 시작한다. 시각 t4 에서, 업-다운 카운터 (1) 의 카운트값 (S3) 이 기준값 레지스터 (2) 의 기준값 (R) 과 일치하게 되고, 비교기 (3) 로부터 일치신호 (S4) 가 발생되므로, RS 플립플롭 (4) 은 독출출력신호 (S6) 가 하이레벨이 되도록 세트된다. 즉, 독출출력신호 (S6) 가 상승한다.시각 t5 에서, 입력신호 (S1) 가 로우레벨로 되고, 업-다운 카운터 (1) 는 기준값 R 로부터 카운트 다운을 시작한다. 업-다운 카운터 (1) 의 카운트값 (S3) 가 시각 t6 에서 0 (제로) 으로 되고, 업-다운 카운터 (1) 는 언더플로우 신호 (S6) 를 출력하고, 그 결과, RS 플립플롭 (4) 은 독출출력신호 (S6) 가 로우레벨이 되도록 리세트된다. 즉, 독출출력신호 (S6) 가 하강한다.
따라서, 시각 t1 에서 시각 t5 까지의 입력신호로부터 노이즈를 빼내어 얻어진 신호에 대응하는 입력신호가 도 1 에 나타낸 종래기술의 지연시간 보다 짧은 지연시간으로 독출출력신호 (S6) 로서 출력된다. 또한, 업-다운 카운터 (1) 의 카운트값 (S3) 이 기준값 레지스터 (2) 의 기준값 (R) 에 일치하게 되자마자, 독출출력신호 (S6) 가 하이레벨로 되므로, 카운터가 소정값에 도달한 후에 도 1 에 나타낸 종래의 입력신호 독출회로에서 요구되었던 독출 타이밍 클럭의 발생을 더 이상 기다릴 필요가 없다. 그러므로, 도 2 의 우측에서 입력신호가 인식될 수 없는 가능성을 최소화할 수 있다.
그 후, 노이즈가 제거된 입력신호가, 도 4 에 나타낸 바와 같이, 독출출력신호 (S6) 로서 유사하게 얻어질 수 있다.
따라서, 노이즈가 있는 입력신호를 적은 지연량과 높은 충실도로 안정적으로 독출할 수 있다.
도 5 를 참조하면, 본 발명에 따른 입력신호 독출회로의 실시예 2 의 블럭도를 나타내고 있다. 도 5 에서, 도 3 에 나타낸 구성요소와 유사한 구성요소에는 동일한 참조번호가 주어지며, 이하, 그 설명은 설명의 간결성을 위하여 생략한다.
도 3 과 도 5 의 비교에서 알 수 있는 바와 같이, 실시예 2 는 입력신호 독출회로가 "n" 개의 기준값 레지스터 (21, …, 2n), "n" 개의 비교기 (31, …, 3n), 및 "n" 개의 RS 플립플롭 (41, …, 4n) 을 구비하며, 여기서 n 은 2 이상의 정수인 것을 특징으로 한다.
기준값 레지스터 (21, …, 2n) 는 기준값 (R1, …, Rn) 을 각각 저장하며, 여기서 R1< …< Rn 이다. 본 실시예에서, 업-다운 카운터 (1) 는 최대 기준값 (Rn) 에 대응하는 카운트값을 넘어 카운트 업하지 않도록 구성되어 있다.
비교기 (31, …, 3n) 각각은 공통으로 업-다운 카운터 (1) 의 카운트값 (S3) 을 수신하고, 또한 대응하는 레지스터로부터 기준값을 수신한다. 그러므로, 비교기 (31) 는 대응하는 레지스터 (21) 로부터 기준값 (R1) 을 수신하고, 비교기 (3n) 는 대응하는 레지스터 (2n) 로부터 기준값 (Rn) 을 수신한다. 비교기 (31, …, 3n) 는 RS 플립플롭 (41, …, 4n) 의 세트 입력부 (S) 에 그들의 일치신호 (S41, …, S4n) 를 각각 출력한다. 실시예 1 과 유사하게, 업-다운 카운터 (1) 의 카운트값 (S3) 이 대응하는 레지스터 (21, …, 또는 2n) 의 기준값 (R1, …, 또는 Rn) 과 일치하게 되면, 비교기 (31, …, 3n) 각각은 일치신호 (S41, …, 또는 S4n) 를 발생한다.
RS 플립플롭 (41, …, 4n) 의 리세트 입력 (R) 은 업-다운 카운터 (1) 로부터 언더플로우 신호 (S5) 를 수신한다. RS 플립플롭 (41, …, 4n) 은 그들의 Q 출력신호를 독출출력신호 (S61, …, S6n) 로서 각각 출력한다.
이하, 도 5 에 나타낸 입력신호 독출회로의 동작을 도 6 의 타이밍 챠트를 참조하여 설명한다.
입력신호 (S1) 이 시각 t1 에서 상승하면, 업-다운 카운터는 카운트 업을 시작한다. 시각 t2 에서, 업-다운 카운터 (1) 의 카운트값 (S3) 이 기준값 레지스터 (21) 의 기준값 (R1) 과 일치하게 되면, 독출출력신호 (S61) 가 상승한다. 시각 t3 에서, 입력신호 (S1) 가 하강하고, 그 결과 업-다운 카운터 (1) 가 카운트 다운을 시작한다. 시각 t4 에서, 업-다운 카운터 (1) 의 카운트값 (3) 이 0 으로 되고, 독출출력신호 (S61) 가 하강한다. 즉, 시각 t1 에서 시각 t3 까지 하이레벨을 갖는 입력신호 (S1) 에 대응하는 독출출력신호 (S61) 가 시각 t2 에서 시각 t4 까지 출력된다. 유사하게, 시각 t5 에서 시각 t7 까지 하이레벨을 갖는 입력신호 (S1) 에 대응하는 독출출력신호 (S61) 가 시각 t6 에서 시각 t8 까지 출력된다.
입력신호 (S1) 가 시각 t9 에서 상승하고, 시각 t11 에서 하강된 다음, 시각 t12 에서 상승하고, 시각 t14 에서 하강하면, 독출출력신호 (S61) 가 시각 t10 에서 상승하고, 독출출력신호 (S6n) 가 시각 t13 에서 상승한다. 그 다음에, 독출출력신호 (S61 및 S6n) 는 시각 t15 에서 하강한다. 이런 식으로, 모든 독출출력신호 (S61, …, S6n) 가 출력된다.
본 실시예 2 에서는, 독출출력신호 (S61, …, S6n) 중에서 소망의 독출출력신호를 선택함으로써, 하나의 입력신호로부터 임의의 신호성분을 얻을 수 있다.
이상 본 발명을 특정 실시예를 참조하여 도시 및 설명하였지만, 본 발명은첨부된 청구범위의 범주내에서 변화와 변경이 이루어질 수 있다.
이상 설명한 바와 같이, 본 발명에 따르면, 입력신호를 적은 지연량과 높은충실도로 안정적으로 독출할 수 있는 효과가 있다.

Claims (4)

  1. 입력신호와 샘플링 클럭을 수신하여, 상기 입력신호가 활성레벨이면 상기 샘플링 클럭을 카운트 업하고 상기 입력신호가 비활성레벨이면 상기 샘플링 클럭을 카운트 다운하며, 그 카운트값이 초기값으로 되면 언더플로우 신호를 출력하는 업-다운 카운터;
    기준값을 저장하는 레지스터;
    상기 업-다운 카운터의 상기 카운트값을 상기 레지스터의 상기 기준값과 비교하여, 상기 업-다운 카운터의 상기 카운트값이 상기 레지스터의 상기 기준값과 일치하게 되면 일치신호를 발생하는 비교기; 및
    상기 언더플로우신호와 상기 일치신호를 수신하여 독출신호를 출력하는 출력회로로서, 상기 일치신호에 응답하여 상기 독출신호를 제 1 레벨로 되게 하고 상기 언더플로우신호에 응답하여 상기 독출신호를 상기 제 1 레벨과는 다른 제 2 레벨로 되게 하는 상기 출력회로를 구비하는 것을 특징으로 하는 입력신호 독출회로.
  2. 제 1 항에 있어서, 상기 출력회로는, 상기 일치신호에 의해 세트되어 Q 출력신호를 하이레벨로 되게 하고 상기 언더플로우 신호에 의해 리세트되어 상기 Q 출력신호를 로우레벨로 되게 하는 리세트-세트 플립플롭으로 이루어지고, 상기 Q 출력신호가 상기 독출신호인 것을 특징으로 하는 입력신호 독출회로.
  3. 제 1 항에 있어서,
    "n" 개의 상이한 기준값을 저장하는 "n" 개의 레지스터(n 은 2 이상의 정수);
    상기 업-다운 카운터의 상기 카운트값과 상기 "n" 개의 레지스터 중 대응하는 레지스터의 상기 기준값을 각각 비교하여, 상기 업-다운 카운터의 상기 카운트값이 상기 "n" 개의 레지스터 중 상기 대응하는 레지스터의 상기 기준값과 일치하게 되면 일치신호를 발생하는 "n" 개의 비교기; 및
    상기 언더플로우 신호와 상기 "n" 개의 비교기 중 대응하는 비교기의 상기 일치신호를 각각 수신하여, 상이한 독출신호를 출력하는 "n" 개의 출력회로로서, 각각이, 상기 "n" 개의 비교기 중 상기 대응하는 비교기의 상기 일치신호에 응답하여 그의 독출신호를 상기 제 1 레벨로 되게 하고, 상기 언더플로우 신호에 응답하여 그의 독출신호를 상기 제 2 레벨로 되게 하는, 상기 "n" 개의 출력회로를 더 구비하는 것을 특징으로 하는 입력신호 독출회로.
  4. 제 3 항에 있어서, 상기 출력회로 각각은, 상기 "n" 개의 비교기 중 상기 대응하는 비교기의 상기 일치신호에 의해 세트되어 그의 Q 출력신호를 하이레벨로 되게 하고 상기 언더플로우 신호에 의해 리세트되어 그의 Q 출력신호를 로우레벨로 되게 하는 리세트-세트 플립플롭으로 이루어지고, 상기 Q 출력신호는 상기 독출신호인 것을 특징으로 하는 입력신호 독출회로.
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