JPH087704B2

JPH087704B2 - 高速タイミング発生器

Info

Publication number: JPH087704B2
Application number: JP3281632A
Authority: JP
Inventors: ベンジャミン・ジョセフ・ブラウン; ピーター・アディッソン・レイチャート
Original assignee: Teradyne Inc
Current assignee: Teradyne Inc
Priority date: 1990-10-30
Filing date: 1991-10-28
Publication date: 1996-01-29
Anticipated expiration: 2011-01-29
Also published as: FR2672139B1; GB2252418B; GB9122956D0; DE4126767A1; CA2048469A1; DE4126767C2; FR2672139A1; CA2048469C; US5321700A; GB2252418A; JPH04264931A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、タイミング発生器に関
する。

【０００２】

【発明の背景】複数の局部発生器回路に送られるアドレ
ス・シーケンスを生成する高速パターン発生器を提供す
ることにより、自動試験装置において使用されるパター
ンを生成することは公知である。各局部発生器回路は、
高速局部メモリーと、１対のタイミング発生器、１対の
対応する補間器、高速フォーマッタおよび高速故障処理
装置を含む。タイミング発生器および補間器は、インタ
ーリーブ方式で動作し、１組のタイミング発生器／補間
器が全ての偶数サイクル情報を受取り生成し、他の組が
全ての奇数サイクル情報を受取り生成する。

【０００３】

【発明の概要】パターン発生器回路に、高速アドレスを
生成する高速パターン発生器と、高速アドレスを複数の
低速アドレス・パターンに分割する分割回路と、低速ア
ドレス・パターンの比較的低い周波数で動作し比較的低
い周波数を生じる複数の信号発生器回路およびこの比較
的低い周波数パターンを用いて高い周波数信号を生じる
高速フォーマッタ回路を有する局部発生器回路と、局部
発生器回路に対し比較的低速のアドレス・パターンを生
じる複数の分配経路とを提供することが、信号が比較的
低い周波数で前記局部発生器回路へ分配できるタイミン
グ発生器を提供することが判った。

【０００４】望ましい実施態様においては、この分割回
路は、比較的低速のアドレス・パターンを周期的に生
じ、この比較的低速のアドレス・パターンは高速アドレ
ス・パターンにより定まるシーケンスで提供され、そし
て（または）局部発生器回路は、比較的低い周波数で動
作して比較的低い周波数信号を高い周波数信号を生じる
高速フォーマッタへ与える複数の信号発生器回路を含
む。更に、望ましい実施態様においては、各信号発生器
回路は、低速のアドレス・パターンと関連する情報を受
取りタイミング発生器情報を生じるよう構成されたタイ
ミング発生器と、タイミング発生器情報を受取り低周波
信号を生じるよう構成された補間器回路とを含み、この
タイミング発生器情報は、補間器回路により生じるクロ
ックを用いて補間器回路へ与えることができる。

【０００５】また、入力タイミング・データを受取り保
持するよう構成されたレジスタ回路と、タイミング発生
器から与えられた量だけタイミング・データを遅延させ
るよう構成されたパルス・スワロワー（ｓｗａｌｌｏｗ
ｅｒ）回路と、パルス・スワロワー出力を受取り、この
パルス・スワロワー出力を受取る時にランプ出力を生じ
るよう構成されたランプ波回路と、入力タイミング・デ
ータおよびランプ出力を受取り、ランプ出力が入力タイ
ミング・データと等しい時出力データを生じるよう構成
された比較回路とを提供することで、入力タイミング・
データに基いて正確に調時された出力データを生じる補
間器回路を提供することも判った。

【０００６】望ましい実施態様においては、入力タイミ
ング・データが１種の論理レベルを持ち、出力データが
別種の論理レベルを持ち、補間器回路は、該回路が適正
に作動しているかどうかを判定する際に使用できる出力
を生じる較正回路を含む。

【０００７】また、それぞれがメモリー、加算回路およ
びエッジ・セレクタ回路を含む複数の周期（期間）発振
器を含む、周期情報を生じる回路を提供し、各メモリー
が周期アドレスを受取り対応する周期値を生じ、各加算
回路が発振器の配置されるメモリーから１つの周期値を
受取り、また別の発振器のメモリーからの少なくとも１
つの他の周期値を受取り、各エッジ・セレクタ回路が前
に識別したエッジから離れた整数個のエッジの基準クロ
ック信号のエッジを識別する信号を生じ、この整数は加
算出力の最上位部から決定されるようにすることによっ
て、多数の低速の並列データ経路を持つ高速自動試験シ
ステムと関連して使用することができる周期発振器回路
を提供すること、周期発振器回路が高価な高速の顧客が
注文集積回路の組込みを必要としないことも判った。

【０００８】望ましい実施態様においては、周期発振器
回路は、２つの発振器からなる。各エッジ・セレクタ回
路は、加算出力の最上位部を受取り、対応数のクロック
・サイクルをカウントし、クロック・サイクル数をカウ
ント終了と同時に、クロックのエッジを識別する信号を
生じるように構成されたカウンタを含む。各発振器は、
カウンタにより識別されたクロックのエッジから残りの
時間を表わす残り信号を生じる残り時間回路を含み、こ
の残り時間は加算出力の最下位部および前の残り信号の
合計から定まる。各発振器は、周期値を受取って、発振
器自体のカウンタにより選択されるクロック・エッジに
より定まる時間で加算回路へ先入れ先出し方式で周期値
を出力するパイプライン間同期装置を含み、このパイプ
ライン間同期装置は、別の発振器のカウンタにより選択
されたクロック・エッジにより定まる時間で周期値を受
取る。

【０００９】また、タイミング発生器およびフォーマッ
タを含むタイミング回路を提供し、このタイミング発生
器は該発生器がある動作の実行を調時するため使用する
基準時点を識別する信号と、動作の性質を特徴付けるデ
ータ信号とを受取り、タイミング発生器が第１の動作の
タイミング・スキュー特性を補償するため必要な基準点
からの時間的遅れ量を表わす第１の較正値か、あるいは
第２の動作のスキュー特性を補償するため必要な遅れ量
を表わす第２の較正値を選択し、タイミング発生器がデ
ータ信号の値の選択を基準として基準点とは対応するも
選択された較正値だけ遅れた時点を識別するタイミング
発生器出力を生じ、フォーマッタはタイミング発生器出
力を受取り、タイミング発生器出力において識別された
時点で動作を行うようにすることで、タイミング発生器
が都合よくかつ容易に使用する較正値を決定することが
できる回路を提供することも判った。

【００１０】望ましい実施態様においては、周期信号
は、クロック信号のエッジを識別するエッジ選択信号
と、識別されたクロック・エッジからの残り時間を表わ
す残り時間信号とを含む。タイミング発生器は、周期信
号により識別される基準点からの時間的遅れを表わすタ
イミング信号を受取る。このタイミング発生器は、較正
値をタイミング値および残り時間値にディジタル的に加
算する。タイミング発生器出力により識別された時点
は、較正時間遅れのみではなくタイミング信号により表
わされる時間的遅れだけ基準点から遅れる。

【００１１】添付図面は、構成ならびに動作が記載され
る望ましい実施態様を示す。

【００１２】

【実施例】図１において、高速タイミング発生器システ
ム１０は、パターン発生器回路１２と、分配回路１４
と、各々が８個の局部発生器回路１６（０）〜１６
（７）（全体的に照合番号１６で示される）を含む複数
のチャンネル・カード１５とを含んでいる。各局部発生
器回路１６は、試験中のデバイス（ＤＵＴ）２１に対す
るノード入力２０に１ビットを与える。

【００１３】パターン発生器回路１２は、１２２．０７
０３１２５ＭＨzの周波数でアドレス・パターンを与え
る都合よく設計された高速パターン発生器３０と、パタ
ーン発生器３０により生じる高周波数パターンを受取
り、パターン発生器３０により生じた高周波アドレス・
パターンの周波数の半分（即ち、６１．０３５１５６２
５ＭＨz、一般に６０ＭＨzと呼ぶ）であるＡおよびＢで
示される出力で、１対の低い周波数アドレス・パターン
を生じる分周回路３２とを含む。パターン発生器回路１
２はまた、１対のサイクル初め（ＢＯＣ）信号と、１対
の多重ビット周期残り信号とを分配回路１４を介して局
部発生器回路１６へ与える中央周期発振器３４も含む。

【００１４】分周回路３２は、２つのモード選択入力、
即ちＭＯＤＥＳＥＬ１およびＭＯＤＥＳＥＬ２
により制御される。ＭＯＤＥＳＥＬ１は、分周回路
３２をしてアドレス・パターンを上記の如き２つの異な
るパターンに分割させる第１の値か、あるいは分周回路
３２をして出力Ａおよび出力Ｂの両方に単にパターン発
生器３０により生じる同じ周波数パターンを生成させる
第２の値にセットすることができる。ＭＯＤＥＳＥＬ
１が第１の値にセットされると、パターン発生器回路
１２は、図１に示したように２経路局部発生器回路１６
を持つチャンネル・カード１５と関連して使用すること
ができる。ＭＯＤＥＳＥＬ１が第２の値にセットされ
ると、同じパターン発生器回路１２が、分周回路３２の
Ａ出力に接続された単一経路の局部発生器回路のみを持
つコストが比較的安いチャンネル・カードと関連して低
速システムの一部として使用することができる。

【００１５】ＭＯＤＥＳＥＬ２は、図１に示す如き
分周回路３２をして１つのパターン発生器３０からの１
つの高速入力を受取らせるため第１の値にセットするこ
とができ、あるいは分周回路３２をして２つの低速パタ
ーン発生器（簡単にするため図１には示さない）により
与えられる２つの個々の経路上で２つの個々の低速入力
を受取らせるため第２の値にセットすることができる。
ＭＯＤＥＳＥＬ２がこの第２の値にセットされる
と、ＭＯＤＥＳＥＬ１もまたその第２の値にセット
されなければならず、これにより分周回路３２をして、
出力ＡおよびＢにアドレス・パターンの分割なしに、２
つのパターン発生器から受取った２つの個々の信号を生
じさせる。ＭＯＤＥＳＥＬ２がその第２の値にセッ
トされるとタイミング発生器システム１０は、試験中の
デバイス２１の各ノード入力２０に、与えられたチャン
ネル・カード１５の各局部発生器回路１６に対して与え
られるパターン発生器選択入力（ＰＡＴＧＥＮＳＥ
Ｌ）により選択される如き経路Ａ上に与えられる信号か
あるいは経路Ｂ上に与えられる信号のいずれか一方によ
り決定される特性を持つ波形を生じる。

【００１６】分配回路１４は、１対の信号分配経路４
０、４２を含む。信号分配経路４０、４２の各々は、複
数の局部発生器回路１６に対して低周波アドレスならび
にＢＯＣ信号および残り周期信号を同時に提供する並列
多重ビット・バスを含む。

【００１７】各局部発生器回路１６は、１対の信号生成
回路５０、５２を含む。信号生成回路５０は局部メモリ
ー５４を含み、これはマルチプレクサ１２２を介して信
号分配経路４０から情報を受取り情報をタイミング発生
器５６へ与え、タイミング発生器５６はこの情報を受取
り、補間器回路５８へタイミング発生器出力を与える。
同様に、信号生成回路５２は、信号分配経路４２から情
報を受取る局部メモリー６０と、局部メモリー６０から
情報を受取るタイミング発生器６２と、タイミング発生
器６２から情報を受取る補間器回路６４とを含む。簡単
にするため、ただ１つのタイミング発生器と１つの補間
器が各信号生成回路に示されるが、典型的には７つのタ
イミング発生器と補間器があり、１つの望ましい実施態
様においては、各信号生成回路に６つのタイミング発生
器と補間器がある。

【００１８】補間器回路５８および６４は、信号を高速
フォーマッタ６６に与える。フォーマッタ６６は、タイ
ミング・パルスおよびデータを受取り、特定の時間にハ
イまたはローを表示する波形、ならびに特定の時間に駆
動即ち３状態の条件を表示する波形を生じる従来のエミ
ッタ接続論理（ＥＣＬ）高速フォーマッタである。ドラ
イバ６８は、ハイまたはローを示す信号を受取り、どの
３状態条件も補償し、ノード２０に対して出力を与え、
この出力は特定の試験中のデバイス（ＤＵＴ）２１に対
して正しい電圧レベルを有する。

【００１９】デュアル検出器７０もまたノード２０と接
続され、デュアル検出器７０は出力を高速フォーマッタ
６６へ与える。デュアル検出器７０は、試験中のデバイ
ス（ＤＵＴ）から受取った信号を高い値と比較するコン
パレータと、この信号を低い値と比較するコンパレータ
とを含む。高速フォーマッタ６６はまた、１対の故障プ
ロセッサ７２、７４に接続される。

【００２０】マルチプレクサ１２２は、両方の信号分配
経路４０、４２から情報を受取り、与えられたチャンネ
ル・カード１５上の局部発生器回路１６の各々の各マル
チプレクサ１２２に与えられるＰＡＴＧＥＮＳＥＬ
入力の状態に従って、１つの経路または他の経路から情
報を出力する。異なるＰＡＴＧＥＮＳＥＬ入力が異
なるチャンネル・カードへ与えられる。ＰＡＴＧＥＮ
ＳＥＬは、分周回路３２をして２つのパターン発生器
からアドレス・パターンを受取らせる分周回路３２に対
するＭＯＤＥＳＥＬ２入力と関連して使用され、ま
た分周回路３２をして、分割することなく、信号分配経
路４０上を１つのパターン発生器からアドレス・パター
ンを、また信号分配経路４２上を別のパターン発生器か
らアドレス・パターンを出力させるＭＯＤＥＳＥＬ
１と関連して使用される。ＭＯＤＥＳＥＬ１は、タ
イミング発生器６２がタイミング・パルスを出力するこ
とを阻止し、フォーマッタ６６に信号生成回路５２から
受取った情報を無視させる。このため、ＰＡＴＧＥＮ
ＳＥＬは、ＭＯＤＥＳＥＬ１およびＭＯＤＥＳＥ
Ｌ２と関連して、与えられたチャンネル・カード１５
が信号分配経路４０上に与えられた情報により、あるい
は信号分配経路４２上に与えられた情報により決定され
る特性を持つ波形を出力するかを選択する。

【００２１】図２において、分配回路１４の信号分配経
路４０、４２の各々は、それぞれ４つの並列経路を持つ
２つのアドレス／タイミング・ファンアウト回路８０、
８２を含む。経路４０の各並列経路は、送信線アセンブ
リ・ケーブルを介してチャンネル・バス・ファンアウト
回路８４と接続されている。経路４２の各並列経路は、
送信線アセンブリ・ケーブルを介してチャンネル・バス
・ファンアウト回路８６と接続されている。従って、全
てで８個のチャンネル・バス・ファンアウト回路があ
る。各対のチャンネル・バス・ファンアウト回路８４、
８６は、裏面のトレースを介して１６個のチャンネル・
カードと接続されている。各チャンネル・カード１５
は、各々１つの局部発生器回路１６を持つ８個のチャン
ネルを含む。従って、分配回路１４は、信号を５１２個
の局部発生器回路へ信号を分配し、このためシステム１
０は５１２の接続をＤＵＴに提供する。

【００２２】図３において、タイミング発生器５６と補
間器回路５８間の相互接続が示されている。タイミング
発生器５６は、低周波（６０ＭＨz）ＣＭＯＳレベルＣ
ＬＫ信号によりクロックされる内部制御ロジック９０
と、その入力がＣＬＫ信号によりクロックされその出力
が低周波ＣＬＫＯＵＴ信号によりクロックされる先入れ
先出し（ＦＩＦＯ）回路９２とを含む。ＣＬＫＯＵＴ信
号は、補間器回路５８により生成される。ＦＩＦＯ回路
９２は、制御ロジック９０からＤＡＴＡ、ＴＧＲＥＳＩ
ＤＵＥおよびＭＡＴＣＨ入力を受取り、ＤＡＴＡ、ＴＧ
ＲＥＳＩＤＵＥおよびＭＡＴＣＨ出力をタイミング発
生器５６の出力として与える。ＴＧＲＥＳＩＤＵＥは
ＰＥＲＩＯＤＲＥＳＩＤＵＥ（周期残り）信号とは別
の信号であることに注意されたい。補間器回路５８は、
高周波（２４０ＭＨz）ＣＬＫ×４信号によりクロック
され、補間器回路５８は、タイミング発生器５６から１
ビットＤＡＴＡ信号、１０ビットＴＧＲＥＳＩＤＵＥ
信号および１ビットＭＡＴＣＨ信号、ならびに外部で生
成されるアナログ補間器較正入力（ＦＳＣＡＬ）およ
び調整可能入力（ＡＤＪＥＮ）を受取る。補間器回路
５８は、ＣＭＯＳレベルＤＡＴＡ、ＴＧＲＥＳＩＤＵ
ＥおよびＭＡＴＣＨ信号を用いて、正確に遅延されたＥ
ＣＬパルス・アウト（ＴＧＯＵＴ）、正確に調時され
たパルス・アウトと略々同じ量だけ遅れＥＣＬレベルを
持つディジタル・データの１ビット（ＤＡＴＡＯＵ
Ｔ）およびアナログ試験出力（ＤＡＣＯＵＴ）を生じ
る。

【００２３】図４において、補間器回路５８はバイポー
ラ集積回路として作られ、レジスタ回路１００、イネー
ブル回路１０２、パルス・スワロワー回路１０４、分割
回路１０６、遅延回路１０８、較正回路１１０、同期回
路１１２、ランプ回路１１４、比較回路１１６、および
出力回路１１８を含んでいる。

【００２４】レジスタ回路１００は、タイミング発生器
５６からＣＭＯＳレベルＤＡＴＡＩＮ信号を受取りＥＣ
ＬレベルＤＡＴＡＱＡ信号をＬＡＴＣＨ１に与える
フリップフロップＦＦ１と、タイミング発生器５６から
ＣＭＯＳレベルＴＧＲＥＳＩＤＵＥ信号の８つのビッ
ト（ビット０〜７）を受取り８つのビットＥＣＬレベル
ＴＧＲＱＡ信号をＬＡＴＣＨ２へ与えるフリップフ
ロップＦＦ２と、タイミング発生器５６からＴＧＲＥ
ＳＩＤＵＥ信号の残りの２ビットを受取り２ビットＴＧ
ＲＱＡをパルス・スワロワー回路１０４へ与えるフリ
ップフロップＦＦ３とを含む。

【００２５】イネーブル回路１０２は、フリップフロッ
プＦＦ４およびＦＦ５を含む。ＦＦ４は、ＣＭＯＳレベ
ルＴＧＭＡＴＣＨ入力を受取り、動作可能化（ＥＮ
Ｂ）信号を与えるＥＣＬレベルＴＧＭＱ信号を生じる。

【００２６】パルス・スワロワー回路１０４は、レジス
タ回路１００のＦＦ３から２ビットのＴＧＲＱＡ信号
を、またイネーブル回路１０２のＦＦ５からＥＮＢ信号
を受取る。ＤＥＣ１は、４つの出力信号（ＰＳ０、ＰＳ
１、ＰＳ２およびＰＳ３）を生じる。ＰＳ３はＤフリッ
プフロップＦＦ８に与えられ、その出力Ｑ３はＯＲゲー
トＯＲ１へ与えられる。ＯＲ１はまた、ＰＳ２信号を受
取り、入力Ｄ２をＤフリップフロップＦＦ９に与え、そ
の出力はＯＲゲートＯＲ２へ与えられる。ＯＲ２はま
た、ＰＳ１信号を受取り、入力Ｄ１をＤフリップフロッ
プＦＦ１０へ与え、その出力はＯＲゲートＯＲ３へ与え
られる。ＯＲ３もまたＰＳ０信号を受取り、入力Ｄ０を
ＤフリップフロップＦＦ１１へ与える。ＦＦ１１は、入
力をＤフリップフロップＦＦ１２、ならびに同期回路１
１２のフリップフロップＦＦ６およびフリップフロップ
ＦＦ７のクロック入力へ与える。ＦＦ１２の出力は、差
動ＯＲＮＯＲゲートＯＲＮＯＲ１、ならびに同期回路１
１２のフリップフロップＦＦ１４のクロック入力へ与え
られる。

【００２７】ＯＲＮＯＲ１は、アクティブなハイ信号お
よびアクティブなロー信号を完全差動Ｄフリップフロッ
プＦＦ１３に与える。ＦＦ１３は、差の信号ＴＲＩＧお
よびＴＲＩＧ＊をランプ回路１１４へ与える。ＴＲＩＧ
信号はまた、ＯＲＮＯＲ１の他の入力として与えられ、
また等しいローディングのため、ＴＲＩＧ＊信号はＯＲ
４に対する入力として与えられる。ランプ回路１１４の
出力は、比較回路１１６のコンパレータＣＯＭＰ１に対
する負の入力に接続される。

【００２８】分割回路１０６は、フリップフロップＦＦ
１５およびＦＦ１６と、排他的ＯＲゲートＸＯＲ１を含
む。ＦＦ１５およびＦＦ１６は、Ｄフリップフロップと
して構成され、バッファＢＵＦ２により緩衝されるＣＬ
ＫＸ４によりクロックされる。ＦＦ１５のＱ出力はＸＯ
Ｒ１へ与えられ、それに対してＦＦ１６のＱ出力もまた
与えられる。ＦＦ１６のＱ'出力は、レベル・シフタ１
２０によりシフトされて、ＣＬＫＯＵＴ＊信号を与え、
これはタイミング発生器５６へフィードバックされる。
ＦＦ１６のＱ出力は、遅延回路１０８のフリップフロッ
プＦＦ１７を通って送られ、レジスタ回路１００のフリ
ップフロップＦＦ１〜４に対するクロックＣＬＫＡを生
じる。

【００２９】較正回路１１０はＬＡＴＣＨ３を含み、こ
れは８ビットのＴＧＲＥＳＩＤＵＥ０〜７入力および
調整可能（ＡＤＪＥＮ）入力を受取り、８ビットのデ
ィジタル／アナログ・コンバータＤＡＣ２に８ビットＡ
ＤＪ出力信号を与え、これがアナログＦＳＣＡＬ出力
を生じる。ＦＳＣＡＬ信号は補間器回路５８の出力で
あり、これもＤＡＣ１のＧＡＩＮＡＤＪ入力へ与えられ
る。ＤＡＣ２はまた、２対１アナログ・マルチプレクサ
ＭＵＸ１と接続される相補出力（ＩＯＵＴ１）を生じ
る。

【００３０】同期回路１１２はＤフリップフロップＦＦ
６を含み、これはＬＡＴＣＨ１からＤＡＴＡＱＢ信号
を受取るＤフリップフロップＦＦ６と、ＬＡＴＣＨ２か
ら８ビットのＴＧＲＱＢ信号を受取るＤフリップフロ
ップＦＦ７とを含む。ＦＦ６は、ＤＡＴＡＱＤ出力信
号を与えるＤフリップフロップＦＦ１４に対してＤＡＴ
ＡＱＣ入力を与える。ＦＦ７は、８ビットＴＧＲＱ
Ｃ出力信号を比較回路１１６へ与える。

【００３１】比較回路１１６は、８ビットディジタル−
アナログ・コンバータ（ＤＡＣ１）を含み、これが同期
回路１１２のＦＦ７から８ビットＴＧＲＱＣを受取
る。ＤＡＣ１は、電流出力（ＩＯＵＴ）を電流−電圧コ
ンバータＡＲ１へ、また相補電流出力（ＩＯＵＴ＊）を
２対１アナログ・マルチプレクサＭＵＸ１へ与える。Ｉ
ＯＵＴは、ＣＯＭＰ１の正の入力と接続されている。Ｃ
ＯＭＰ１は、出力回路１１８のワンショットＯＮＥＳＨ
１およびＦＦ１３のリセット入力へ与えられる。

【００３２】出力回路１１８は、アナログＤＡＣＯＵ
Ｔ信号を与えるＭＵＸ１、ＥＣＬＤＡＴＡＯＵＴ信号
を与える遅延線ＤＥＬＡＹ１、および差のＥＣＬＴＧＯ
ＵＴおよびＴＧＯＵＴ＊信号を与えるＯＮＥＳＨ１を
含む。

【００３３】図１のタイミング発生器回路に示される周
期発生器回路を説明する前に、まず多重並列データ経路
のないタイミング発生器システムにおいて使用されるよ
う設計された公知の周期発生器回路について述べること
は有益である。図５によれば、周期発生器回路２００に
おいて、２５６×１８ビットのランダム・アクセス・メ
モリー２０２が８ビットの周期アドレスを受取り、１８
ビットの周期値を生じる。加算器２０４は、１８ビット
周期値を１つの入力として受取り、加算器２０４の出力
を受取るレジスタ２０６の出力の９つの最下位ビットを
別の入力として受取る。１６．３８４ナノ秒（クロック
２０８の周期）の分解能を持つレジスタ２０６の出力の
９つの最上位ビットは、周期値のディジタル部分を表わ
す。３２ピコ秒（１６，３８４ピコ秒／２⁹）の分解能
を持つレジスタ２０６の出力の９つの最下位ビットは、
周期値のアナログ部を表わす。

【００３４】サイクル初期ダウン・カウンタ２１０は、
レジスタ２０６の出力の９つの最上位ビットを受取り、
９つの入力ビットにより規定されるクロック２０８の上
方エッジの数をカウント・ダウンする９ビット出力を生
じる。一致検出器２１２は、サイクルの初期ダウン・カ
ウンタ２１０の出力を受取り、サイクルの初期ダウン・
カウンタ２１０の出力が１または０である時のみハイと
なる出力を生じる。一致検出器２１２の出力は、サイク
ルの初期ダウン・カウンタ２１０に対するプリセット入
力として受取られる。サイクルの初期ダウン・カウンタ
は、プリセット入力がハイである間クロック２０８の出
力がハイになる時に常にレジスタ２０６からの９つの入
力ビットをロードし、出力がクロック２０８の上方エッ
ジをカウント・ダウンする。

【００３５】一致検出器２１２の出力はフリップフロッ
プ２１４により受取られ、このフリップフロップはクロ
ック２０８の上方エッジによりクロックされかつサイク
ルの初め（ＢＯＣ）信号を出力として生じる。一致検出
器２１２の出力は、ワンショット２１６により受取ら
れ、これはクロック２０８の出力によりクロックされ
る。ワンショット２１６の出力は、一致検出器２１２の
出力がハイである間クロック２０８の出力がハイになる
時に常にハイになる。ワンショット２１６の出力は、約
８ナノ秒間（クロック２０８の周期の半分）ハイの状態
を維持する。ワンショット２１６の出力は、レジスタ２
０６、レジスタ２０６の出力の９つの最下位ビットを受
取るレジスタ２１８、およびレジスタ２１８の出力を受
取りかつＰＥＲＩＯＤＲＥＳＩＤＵＥ信号を出力とし
て生じるレジスタ２２０をクロックする。ワンショット
２１６の出力はまた、ランダム・アクセス・メモリー２
０２により受取られる８ビットの周期アドレスを生じる
パターン発生器をクロックする。

【００３６】図６において、ＢＯＣはクロックのどの上
方エッジが試験中のデバイス（ＤＵＴ）に対するサイク
ルの初めに対する基準マークとして使用されるかを示
す。タイミング図における縦線は選択されたクロック・
エッジを表わす。１サイクルは、ＢＯＣがハイである間
に生じるクロックの各上方エッジで始まり、このサイク
ルはＰＥＲＩＯＤＲＥＳＩＤＵＥ信号により表わされ
る時間の残量だけ遅れる。タイミング発生器は、ＢＯＣ
およびＰＥＲＩＯＤＲＥＳＩＤＵＥの両信号を受取
り、このタイミング発生器と接続された補間器回路は出
力として信号ＴＧＯＵＴを生じ、この信号は簡単にする
目的から各サイクルの初めにハイとなるように示され
る。ＴＧＯＵＴがハイになる時点は、実際には、タイ
ミング発生器にプログラムされる時間量だけ遅らされ、
時間量は各サイクルに従って変化する。別の実施態様に
おいては、タイミング発生器の各対は、ＢＯＣおよびＰ
ＥＲＩＯＤＲＥＳＩＤＵＥの両方を受取り、インター
リーブされた状態で動作し、各タイミング発生器は１対
の補間器回路の一方と接続され、一方の補間器回路が全
て偶数サイクル情報を生じ、他方の補間器回路が全て奇
数サイクル情報を生じる。試験中のデバイス（ＤＵＴ）
に与えられる波形のサイクル境界は、ＰＥＲＩＯＤＲ
ＥＳＩＤＵＥ信号の３２ピコ秒の分解能にプログラムす
ることができる。各バーストが始まる前に、周期発生器
が３２．７６８ナノ秒（２クロック周期）のデフォール
ト周期を生じさせることに注意。これらのデフォールト
周期は、試験中のデバイス（ＤＵＴ）に影響を及ぼさな
い。

【００３７】図７においては図５のそれと類似する構成
要素は図５の番号にサフィックスＡおよびＢを付し、本
発明による発振器３４は、図１の高速タイミング発生器
システムと関連して使用されるように設計され、これは
多数の低速並列データ経路を有する。発振器３４は高価
な高速の顧客注文集積回路の使用を必要としないが、こ
れは発振器自体が２つの低速の周期発振器ＡおよびＢに
分割される故である。周期発振器Ａは、周期データの各
バーストのサイクル０、２、４、６、、、でＢＯＣＡ
およびＰＥＲＩＯＤＲＥＳＩＤＵＥＡ信号を生じる
が、周期発振器Ｂは各バーストのサイクル１、３、５、
７、、、にＢＯＣＢおよびＰＥＲＩＯＤＲＥＳＩＤ
ＵＥＢ信号を生じる。サイクル２の初めを規定するＢ
ＯＣおよびＰＥＲＩＯＤＲＥＳＩＤＵＥ信号は、サイ
クル０および１の周期値の和によって決定され、サイク
ル３の初めを規定するＢＯＣおよびＰＥＲＩＯＤＲＥ
ＳＩＤＵＥ信号は、サイクル１および２の周期値の和に
より決定される、、、如きである。

【００３８】周期発振器は、同じ周期値を含むランダム
・アクセス・メモリー２０２Ａおよび２０２Ｂを含む。
ランダム・アクセス・メモリー２０２Ａは、分周回路３
２（図１）の出力Ａにより生じる周期アドレスによりア
ドレス指定される。ランダム・アクセス・メモリー２０
２Ｂは、分周回路３２の出力Ｂにより与えられる周期ア
ドレスによりアドレス指定される。

【００３９】各発振器内の加算器２２２ＡおよびＢは、
発振器自体のランダム・アクセス・メモリーから周期値
を受取り、他の発振器のランダム・アクセス・メモリー
から実行されつつあるバーストにおける一連の周期値に
おける次の周期値を受取らなければならない。しかし、
周期発振器ＡおよびＢがそれぞれワンショット２１６Ａ
および２１６Ｂからの異なるクロック信号によりクロッ
クされること、およびこれらのクロック信号が時に同時
に生じることに注意されたい。それにも拘わらず、先入
れ先出しパイプライン間同期回路２２４Ａおよび２２４
Ｂが、レジスタ２２６Ａ、２２８Ａ、２３０Ａ、２２６
Ｂ、２２８Ｂおよび２３０Ｂと関連して、正しい入力が
常に加算器２２２Ａおよび２２２Ｂに存在することを保
証する。先入れ先出しパイプライン間同期回路２２４Ｂ
は、ワンショット２１６Ａの出力がハイになる時周期値
をクロック・インし、ワンショット２１６Ａが次にハイ
になった直後にワンショット２１６Ｂの出力がハイにな
る時周期値をクロック・アウトする。ある場合には、周
期値がクロック・インした後３サイクル、クロック・ア
ウトされる限り、先入れ先出しパイプライン間同期回路
２２４Ｂは、ワンショット２１６Ａが次にハイになると
同時にワンショット２１６Ｂの出力がハイになる時に周
期値をクロック・アウトする。従って、実際には、先入
れ先出しパイプライン間同期回路２２４Ｂは、周期発振
器Ａからの周期値を、レジスタ２２６Ｂ、２２８Ｂおよ
び２３０Ｂが周期発振器Ｂからの周期値遅れる時間量よ
り１サイクルだけ遅らせる。

【００４０】同様に、先入れ先出しパイプライン間同期
回路２２４Ａは、ワンショット２１６Ｂの出力がハイに
なる時周期値をクロック・インし、ワンショット２１６
Ｂが次にハイになった直後にワンショット２１６Ａの出
力がハイになる時周期値をクロック・アウトする。ある
場合には、周期値がクロック・インされた後３サイクル
ク、ロック・インされる限り、ワンショット２１６Ｂが
次にハイになったと同時にワンショット２１６Ａの出力
がハイになる時、先入れ先出しパイプライン間同期回路
２２４Ａが周期値をクロック・アウトする。先入れ先出
しパイプライン間同期回路２２４Ａおよび２２４Ｂは、
ランダム・アクセス・メモリー２０２Ａおよび２０２Ｂ
に和を予め格納することを必要とせずに、発振器Ａおよ
びＢが瞬時に和を計算することを可能にする。その結
果、発振器３４は、パターン・シーケンス、従って周期
値シーケンスが試験中のデバイス（ＤＵＴ）の応答によ
り変化し得る自動試験システムにおいて使用することが
できる。

【００４１】先入れ先出しパイプライン間同期回路２２
４Ａおよび２２４Ｂは、周期発振器ＡおよびＢが２つの
独立的な発振器として動作することを可能にするため、
パイプライン間同期装置の出力における値をゼロに強制
するため使用できるモード選択入力を受取る。周期発振
器ＡおよびＢの各々は、独立的な発振器として動作する
時、発振器回路全体が１つの発振器として動作する時こ
の回路全体の動作の最大周波数の半分である最大周波数
で動作する。モード選択入力は、パターン発生器回路１
２（図１）が分周回路３２の出力Ａおよび発振器回路３
４のＢＯＣＡおよびＲＥＳＩＤＵＥＡ出力に接続さ
れた唯一の経路の局部発生器回路を持つチャンネル・カ
ードと関連して使用することを可能にするため、分周回
路３２（図１）に対するＭＯＤＥＳＥＬ１入力と関
連して使用される。あるいはまた、このモード選択入力
は、高速タイミング発生器システム全体が２つのパター
ン発生器と共に動作することを、また、試験中のデバイ
スの各ノード入力に各局部発生器に対するパターン発生
器選択入力により決定される如き経路Ａ上に与えられた
信号または経路Ｂ上に与えられた信号のいずれか一方か
ら結果として生じる波形を生じることを可能にするた
め、分周回路３２に対するＭＯＤＥＳＥＬ２入力と関連
して使用される。

【００４２】レジスタ２３２Ａは、加算器２２２Ａおよ
び２０４Ａの間に設けられ、レジスタ２３２Ｂは加算器
２２２Ｂと２０４Ｂの間に設けられる。これらレジスタ
は、レジスタが存在しなければ必要となる速度の半分で
動作する加算器の使用を可能にする。

【００４３】マルチプレクサ２３４Ａおよび２３４Ｂ
は、ランダム・アクセス・メモリー２０２Ａおよび２０
２Ｂにより提供される周期値を受取り、０の周期値と１
６．３８４ナノ秒（１クロック・サイクル）のデフォー
ルト周期値とを受取る。マルチプレクサ２３４Ａおよび
２３４Ｂは、パターン発生器からのランク可能化信号Ｒ
ＥＡおよびＲＥＢにより、またデフォールト回路２
３６からのＦＯＲＣＥＺＥＲＯＡおよびＦＯＲＣＥ
ＺＥＲＯＢによってアドレス指定される。マルチプレ
クサ２３４Ａおよび２３４Ｂの出力は、レジスタ２２６
Ａおよび２２６Ｂとそれぞれ接続され、またパイプライ
ン間同期回路２２４Ａおよび２２４Ｂとそれぞれ接続さ
れる。デフォールト回路２３６はまた、加算器の出力を
ゼロに強制する加算器２０４Ａおよび２０４Ｂに対する
入力と、一致検出器の出力をハイに強制する一致検出器
２１２Ａおよび２１２Ｂに対する入力とを提供する。自
動試験システムの作動中の周期値の各バーストの前に、
デフォールト回路２３６が以下に述べる方法でマルチプ
レクサ２３４Ａおよび２３４Ｂを介して発振器Ａおよび
Ｂをリセットして同期させる。

【００４４】発振器ＡおよびＢの残りの構成要素は、図
５の回路に示される構成要素と類似している。

【００４５】図８において、ＢＯＣＡおよびＢＯＣ
Ｂは、試験中のデバイス（ＤＵＴ）に対するクロックの
どの上方エッジがそれぞれ偶数および奇数サイクルの初
めに対する基準マークとして使用されるかを示す。サイ
クル３の初めに対する基準マークとして働くクロック信
号がサイクル４の初めに対する基準マークとしても働く
ことに注意されたい。与えられた局部発生器回路１６
（図１）の内部では、１つのタイミング発生器がＢＯＣ
ＡおよびＰＥＲＩＯＤＲＥＳＩＤＵＥＡの両方を
受取り、関連する補間回路が出力として信号ＴＧＯＵ
ＴＡを生じ、これは簡単にするため各Ａサイクルの初
めにハイとなるように示されている。別のタイミング発
生器は、ＢＯＣＢおよびＰＥＲＩＯＤＲＥＳＩＤＵ
ＥＢを受取り、関連する補間回路が出力として信号Ｔ
ＧＯＵＴＢを生じる。試験中のデバイス（ＤＵＴ）
に与えられる波形は、ＴＧＯＵＴＡまたはＴＧＯ
ＵＴＢのいずれか一方がハイにあんる時点に依存する。
各バーストが開始する前に、周期発振器の各々が３２．
７６８ナノ秒（２クロック周期）のデフォールト周期を
実行する。その結果、発振器回路は全体として１６．３
８４ナノ秒のデフォールト周期を実行する。これらのデ
フォールト周期は、試験中のデバイス（ＤＵＴ）に対し
て影響を及ぼすことはない。

【００４６】動作図１において、パターン発生器３０は１２０ＭＨzの周
波数でアドレス・パターンを生じる。この情報は、１２
０ＭＨzのアドレス・パターンを受取り分配回路１４の
信号分配経路４０、４２に対してそれぞれ２つの半分の
速度（即ち、６０ＭＨz）のアドレス・パターンを与え
る。この半速度のアドレス・パターンは、分周回路３２
により信号分配経路４０、４２に対して周期的に交互に
与えられ、このため、分周回路３２はオルタネータとし
て機能する。パターンが局部発生器回路１６に対して送
られる前に分周されるため、信号分配経路４０、４２は
単に１２０ＭＨzの周波数を持つ信号ではなく６０ＭＨz
の周波数を持つ信号を送るのに適当なものであればよ
い。

【００４７】高速タイミング発生器システム１０は、実
際にはノード２０に１００ＭＨzの信号を与え、パター
ン発生器３０は１２０ＭＨz信号を与えて補間器回路５
８、６４のデッド・タイム（即ち、補間器回路５８が新
しいエッジを生じるのに要する時間量）プラス立ち上が
りおよび立ち下がり較正値を補償する。補間器回路５
８、６４は、１６．３８４ナノ秒毎に再動作でき、従っ
て、発生器１０は１００ＭＨz発生器１０における立ち
上がりおよび立ち下がり較正値間に３．６１６ナノ秒の
最大差が見込まれる。

【００４８】パワーアップ時と各パターン・バーストの
初めの直前に、システム１０は再同期される。特に、分
周回路３２は、パワーアップ時ならびに再同期される
時、分周回路３２により与えられる最初の信号がＡで示
される出力に与えられ、信号経路４０上に送出される。
特定のＤＵＴに対しては、システム１０が再同期される
１０乃至２００のパターン・バーストがあり得る。周期
発振回路３４は、システムの残部が再同期されると同時
に、以下に述べるように再同期される。

【００４９】分配回路１４は、分周回路３２により生成
される２つの半速度のアドレス・パターンを５１２チャ
ンネルに与える。各チャンネルは、図１に示される如き
１つの局部発生器回路１６を含む。

【００５０】図１および図３において、局部メモリー５
４が半速度のアドレス・パターンを受取り、メモリー５
４内のルック・アップ・テーブルを用いて、データをタ
イミング発生器５６へ送る。このデータは、タイミング
値（ＴＩＭＩＮＧ）およびデータ値（ＤＡＴＡ）を含
む。タイミング発生器５６はまた、２つのサイクルの初
め（ＢＯＣ）信号の１つ、および中央周期発振器３４か
らの２つのＰＥＲＩＯＤＲＥＳＩＤＵＥ（周期残り）信
号の１つを受取る。内部制御ロジック９０における各タ
イミング発生器は、ＢＯＣ、ＰＥＲＩＯＤＲＥＳＩＤ
ＵＥ、ＴＩＭＩＮＧおよびＤＡＴＡを用いて、補間器回
路５８へ送られるべきＴＧＲＥＳＩＤＵＥおよびＭＡ
ＴＣＨ信号を生じる。ＴＧＲＥＳＩＤＵＥおよびＭＡ
ＴＣＨ信号は、ＴＧＲＥＳＩＤＵＥおよびＭＡＴＣＨ
がタイミング値（ＴＩＭＩＮＧ）により表わされる時間
量だけサイクルの初めからの遅れる時点、および２つの
較正値のいずれか一方により更に遅れる時点を定義する
ことを除いて、ＰＥＲＩＯＤＲＥＳＩＤＵＥおよびＢ
ＯＣと類似する。内部制御ロジック９０は、較正値の選
定をＤＡＴＡ値に基づいて行っている。

【００５１】与えられたタイミング発生器においては、
ＴＧＲＥＳＩＤＵＥおよびＭＡＴＣＨは、(１)フォー
マッタ６６が試験中のデバイス（ＤＵＴ）に与えられる
波形における過渡（遷移）状態を生じる時点、(２)フォ
ーマッタ６６がドライバ６８に対して試験中のデバイス
（ＤＵＴ）に対する波形の印加を始めるか終了するかを
表示する時点、(３)デュアル検出器７０の出力がラッチ
される時点、あるいは(４)ピンの多重化（マルチプレッ
クス）が生じるべき時点のいずれかを表わす。これに対
応して、ＤＡＴＡ値は、(１)波形における過渡状態の結
果として波形がハイになるかあるいはローになるか、
(２)フォーマッタ６６がドライバ６８に対して試験中の
デバイス（ＤＵＴ）に対する波形の印加を始めるか終了
するかを表示するか、あるいは(３)試験中のデバイス
（ＤＵＴ）からの信号がハイまたはローのいずれに予期
されるか、を表わす。４番目の場合には、ＤＡＴＡは使
用されない。

【００５２】もしＤＡＴＡが、波形の過渡状態の結果と
して波形がハイになるかローになるかを表わすならば、
タイミング発生器５６の内部制御ロジック９０は、立ち
上がり遷移のゆえにＤＵＴに加えられる波形におけるス
キューを補償するため必要な時間量と対応する「立ち上
がり」較正値と、立ち下がり遷移による波形におけるス
キューの補償に必要な時間量と対応する「立ち下がり」
較正値との間で選択しなければならない。内部制御ロジ
ック９０は、データ値「ＤＡＴＡ」を観察することによ
り、「立ち上がり」較正値または「立ち下がり」較正値
のいずれか一方を選択する。もしＤＡＴＡが波形におけ
る遷移が仮に生じて結果として波形がハイの値になるこ
とを示すならば、この遷移が立ち上がり遷移によるスキ
ューを生じることが推定できる。同様に、もしＤＡＴＡ
が波形における遷移が仮にあって結果として波形がロー
の値になるならば、この遷移が立ち下がり遷移によるス
キューを生じることが仮定できる。このように、ＤＡＴ
Ａ値を観察することにより、内部制御ロジック９０は容
易かつ便利にどの較正値を使用するかを判定することが
できる。もし波形が既にハイの値（あるいは、ローの
値）であり、またＤＡＴＡがある時点における「過渡状
態」が波形をハイの値（あるいは、ローの値）のままに
維持するならば、実際には過渡状態は生じないことに注
意されたい。較正値は、参考のため本文に引用される１
９８７年２月９日出願のＧ．Ｗ．ＣｏｎｎｅｒのＴｅｒ
ａｄｙｎｅ社に譲渡され現在放棄された、米国特許出願
第０７／０１２，８１５号「タイミング発生器（Ｔｉｍ
ｉｎｇＧｅｎｅｒａｔｏｒ）」に記載される如く、内
部制御ロジック９０の内部の加算回路によって計数的に
タイミング値および残り周期値に加えられる。

【００５３】同様に、もしＤＡＴＡが、フォーマッタ６
６がドライバ６８に対して試験中のデバイス（ＤＵＴ）
に対する波形の印加を始めるかあるいは終了するかを表
わすならば、タイミング発生器５６の内部制御ロジック
９０は、フォーマッタ６６がドライバ６８に対して波形
の印加を開始する故にＤＵＴに加えられる波形のスキュ
ーを補償するため必要な時間量と対応する「オン」の較
正値、あるいはフォーマッタ６６がドライバ６８に対す
る波形の印加を終了する故の波形におけるスキューを補
償するため必要な時間量と対応する「オフ」の較正値の
いずれかを選択しなければならない。もしＤＡＴＡが試
験中のデバイス（ＤＵＴ）からの信号がハイあるいはロ
ーのいずれに予期されるかを表わすならば、タイミング
発生器５６の内部制御ロジック９０は、試験中のデバイ
ス（ＤＵＴ）から受取った信号がハイになることを予期
することにより生じる波形の歪みを補償するため必要な
時間量と対応する「ハイ」の較正値と、試験中のデバイ
ス（ＤＵＴ）から受取った信号がローになることを予期
することにより生じる波形の歪みを補償するため必要な
時間量と対応する「ロー」の較正値とから選択しなけれ
ばならない。

【００５４】レジスタ９２は、ＤＡＴＡ、ＴＧＲＥＳ
ＩＤＵＥおよびＭＡＴＣＨを補間器回路５８に同期させ
るため使用され、これはこれらの信号が前記ロジック９
０もまた使用するＣＬＫを用いてレジスタ９２に格納さ
れ、補間器５８により生成されるＣＬＫＯＵＴを用いて
補間器５８へ与えられるためである。補間器回路５８
は、２４０ＭＨzのＣＬＫＸ４信号を４で除すことによ
りＣＬＫＯＵＴを生じ、この分割された信号もまた、補
間器回路５８の内部的にクロックを生じる部分に対して
使用される。図４において、分割回路１０６は、遅延回
路１０８と関連して、補間器回路５８に対する自由動作
クロックとして機能する。遅延回路１０８は、１周期
（約４ナノ秒）だけ遅れるクロックを補間器回路５８の
内部回路へ与える。

【００５５】動作において、ＴＧＭＡＴＣＨがローで
ある限り、ローのＴＧＭＡＴＣＨがイネーブル回路１
０２のＥＮＢをローにするので、補間器回路５８は不動
作状態となる。ＥＮＢがローである時、ＤＥＣ１は全
てのロー出力を生じ、ＬＡＴＣＨ１およびＬＡＴＣＨ
２はその前の状態のままである。

【００５６】ＴＧＭＡＴＣＨがハイになる時、イネー
ブル回路１０２はワンショットとして機能して４．０９
６ナノ秒パルスを生じる。特に、ＴＧＭＡＴＣＨがハ
イになると、ＴＧＭＱがＦＦ１７からの次のクロックと
同時にハイになる。ＴＧＭＱがハイならば、ＦＦ１７か
らのクロック周波数の４倍でクロック動作するＢＵＦ２
からの次のクロックがＥＮＢをハイにさせる。ＥＮＢが
ハイになると、ＬＡＴＣＨ１、ＬＡＴＣＨ２および
ＤＥＣ１は可能状態になり、ＦＦ４がリセットされて
ＴＧＭＱをローにさせ、これが次のクロック・サイクル
でＥＮＢをローにさせる。ＬＡＴＣＨ１、ＬＡＴＣＨ
２およびＤＥＣ１が可能状態にあると、データはＦ
Ｆ１、ＦＦ２およびＦＦ３からＬＡＴＣＨ１、ＬＡＴ
ＣＨ２およびＤＥＣ１へそれぞれ転送される。この
データは、ＴＧＭＡＴＣＨが再びハイになるまでその
ままである。

【００５７】可能化信号ＥＮＢがハイになると、パルス
・スワロワー回路１０４がＴＧＲＥＳＩＤＵＥの２つ
の最上位ビットを受取る。更に、これらのビットはＤＥ
Ｃ１に対する入力を生じる。ＤＥＣ１は、ＴＧＲ８
ＱＡおよびＴＧＲ９ＱＡの値に応じて線ＰＳ０〜３の
１つにハイの出力を生じる。パルス・スワロワー回路１
０４は、０〜１２．２８８ナノ秒の遅れを生じ、これに
よりランプ回路１１４が０乃至１６．３６８ナノ秒では
なく、０乃至４．０８０ナノ秒間でランプを生じるため
にのみ要求されることを許容する。更に、もしＴＧＲ８
ＱＡおよびＴＧＲ９ＱＡの両者がローならば、ＰＳ
０はハイとなりＰＳ１〜３はローとなる。このため、ハ
イは単に、ＯＲＮＯＲ１に達する前に２つのフリップフ
ロップ（ＦＦ１１およびＦＦ１２）を通ってクロックさ
れるのみでよい。反対に、もしＴＧＲ８ＱＡおよびＴ
ＧＲ９ＱＡの両方がハイならば、ＰＳ３はハイとなり
ＰＳ０〜２はローとなる。このように、ハイは、ＯＲＮ
ＯＲ１に達する前に５つのフリップフロップ（ＦＦ８〜
１２）を通ってクロックされる。別の３つのフリップフ
ロップは、更に１２ナノ秒の遅れを生じる。

【００５８】ハイがパルス・スワロワー回路１０４のＦ
Ｆ１１の出力として生じるならば、同期回路１１２のフ
リップフロップＦＦ６およびＦＦ７がクロックされ、こ
れによりＤＡＴＡＱＣ出力をＦＦ１４へ与え、ＴＧ
ＲＥＳＩＤＵＥの８つの最下位ビットをディジタル−ア
ナログ・コンバータＤＡＣ１へ与える。ＤＡＣ１はアナ
ログ出力を生じ、これは電圧に変換されてＣＯＭＰ１の
「＋」入力側へ与えられる。この入力は、ＦＦ７が次に
クロックされるまで一定の状態を維持する。

【００５９】ハイがパルス・スワロワー回路１０４のＦ
Ｆ１２の出力として与えられるならば、同期回路１１２
のフリップフロップＦＦ１４がクロックされ、完全差動
フリップフロップＦＦ１３はハイの状態が与えられる。
ＦＦ１４の出力は、ＤＥＬＡＹ１によりＴＧＯＵＴ
およびＴＧＯＵＴ＊のそれと略々同じに遅らされる。
ＢＵＦ２からの次のエッジにおいて、ＦＦ１３はランプ
回路ＩＮＴ１のランプ動作を開始させるエッジを生じ
る。このランプ動作信号は、これが電流−電圧コンバー
タＡＲ１からの電圧と等しくなるまで継続する。この
時、差のエッジがＣＯＭＰ１により与えられ、これがＯ
ＮＥＳＨ１に正確に調時された差のパルスを生じさせ
る。

【００６０】ＴＧＯＵＴおよびＤＡＴＡＯＵＴを生
じることに加えて、補間器回路５８は、内部の較正回路
１１０を用いて較正することができる。更に、調整可能
化入力ＡＤＪＥＮがハイである時、ＬＡＴＣＨ３が
可能状態になり、ＴＧＲＥＳＩＤＵＥの８つの最下位
ビットがＤＡＣ２に与えられる。ＤＡＣ２は、この情
報を用いてＤＡＣ１の利得を調整する。ＤＡＣ１の利得
はまたＦＳＣＡＬにより調整することができ、これによ
りこの利得を外部で調整することを可能にする。ＡＤＪ
ＥＮはまた、ＭＵＸ１にＤＡＣ１のＩＯＵＴ相補出力
をアナログＤＡＣＯＵＴ出力として与えさせる。従っ
て、ＤＡＣ１の出力は、既知の信号がこれに与えられる
時測定することができる。

【００６１】図７および図８において、周期発振回路３
４では、周期情報の各バースト前に、デフォールト回路
２３６が周期発振器ＡおよびＢをリセットし、そして同
期させる。デフォールト回路は、マルチプレクサ２３４
Ａおよび２３４ＢをＦＯＲＣＥＺＥＲＯＡおよびＦ
ＯＲＣＥＺＥＲＯＢによりアドレス指定することに
よりゼロの周期値を両方の発振器へ与え、これがマルチ
プレクサにゼロの周期値を出力させる。サイクルの初期
減算カウンタ２１０の出力が１または０である時にのみ
一致検出器２１２Ａおよび２１２Ｂがハイである信号を
生じるように構成されるため、ＢＯＣＡおよびＢＯＣ
Ｂ信号は、周期値がゼロである限りハイに止められ
る。その結果、一旦ゼロの周期値がパイプラインを通し
てクロックされると、発振器ＡおよびＢの双方は各クロ
ック・サイクル毎にクロックされる。ゼロの周期値を周
期発振器へ与えさせるためにデフォールト回路２３６が
マルチプレクサ２３４Ａおよび２３４Ｂをアドレス指定
すると同時に、デフォールト回路２３６もまた加算器２
０４Ａおよび２０４Ｂの出力をゼロに強制することによ
りＰＥＲＩＯＤＲＥＳＩＤＵＥフィードバック・ルー
プをクリヤし、また一致検出器２１２Ａおよび２１２Ｂ
をハイに強制することによりＢＯＣＡおよびＢＯＣＢ
をハイに強制する。加算器の出力はゼロに保持され、一
致検出器の出力は、ゼロの周期値がパイプラインを流れ
ることを可能にするに充分な時間量だけハイに保持され
る。一旦ゼロの周期値がパイプラインを通って送られる
と、加算器はもはやゼロに強制されず、一旦検出器の出
力はもはやハイに強制されない。

【００６２】その時、デフォールト回路２３６はＦＯＲ
ＣＥＺＥＲＯＢの状態を変化させ、これがマルチプ
レクサ２３４Ｂに１クロック・サイクルのデフォールト
周期を出力させる。このクロック・サイクルと同時に、
マルチプレクサ２３４Ａは依然としてゼロの周期を出力
する。次のクロック・サイクルにおいて、デフォールト
回路２３６はＦＯＲＣＥＺＥＲＯＡの状態を変化さ
せる。このため、このクロック・サイクルと同時に、か
つバーストが開始するまで後続のクロック・サイクル毎
に、デフォールト回路２３６は両方のマルチプレクサ２
３４Ａおよび２３４Ｂを、両マルチプレクサがデフォー
ルト周期を出力するようにアドレス指定する。

【００６３】サイクルの初期減算カウンタ２１０Ａが受
取る最初の非ゼロ周期はデフォールト周期値であるが、
サイクルの初期減算カウンタ２１０Ｂが受取る最初の非
ゼロ周期値はこのデフォールト周期の２倍であることが
判るであろう。サイクルの初期減算カウンタ２１０Ａお
よび２１０Ｂは、これらの最初の非ゼロ周期値を同じク
ロック・サイクルにおいて受取る。バーストの開始以前
に周期発振器ＡおよびＢの全ての後続サイクル時に、サ
イクルの初期減算カウンタ２１０Ａおよび２１０Ｂの各
々がデフォールト周期の２倍の周期値を受取り、周期発
振器ＡおよびＢは交互のクロック・サイクルにおいてク
ロックされる。最初のデフォールト周期を発振器Ａに与
えるよりも、この最初のデフォールト周期を発振器Ｂに
与えることが必要であるが、これはもし最初のデフォー
ルト周期が仮に発振器Ａに与えられたならば、リセット
後に最初の同時のＢＯＣＡおよびＢＯＣＢをＡサイ
クルおよびＢサイクルとマークするものとして解釈する
ように設計される高速データ分配システムの残部が、発
振器回路の出力を２つのＢサイクルを１つの行に含むも
のと解釈するおそれがあるためである。

【００６４】バーストが開始すると、ランク可能化Ａ
（ＲＥＡ）信号がマルチプレクサ２３４Ａに与えら
れ、同時に、パターン発生器がワンショット２１６Ａの
出力によりクロックされる時、最初の周期アドレスがラ
ンダム・アクセス・メモリー２０２Ａに与えられる。次
いで、ランク可能化Ｂ（ＲＥＢ）信号がマルチプレク
サ２３４Ｂへ与えられ、同時に、パターン発生器がワン
ショット２１６Ｂの出力によりクロックされる時、ラン
ダム・アクセス・メモリー２０２Ｂに与えられる。ラン
ク可能化信号は、マルチプレクサをしてランダム・アク
セス・メモリー２０２Ａおよび２０２Ｂから受取った周
期値を出力させる。

【００６５】図８において、一旦バーストが開始する
と、ある局部発生器回路内の１つの補間器回路が出力と
して信号ＴＧＯＵＴＡを生じ、この信号は各偶数サ
イクルの初めにハイになる。別の補間器回路は出力とし
て信号ＴＧＯＵＴＢを生じる。試験中のデバイス（Ｄ
ＵＴ）に対して与えられる波形は、ＴＧＯＵＴＡま
たはＴＧＯＵＴＢのいずれか一方がハイになる時点
に依存する。

【００６６】他の実施態様他の実施態様は、特許請求の範囲内において可能であ
る。

【００６７】例えば、補間器回路５８は、正確に調時さ
れた出力データが要求される他のシステムにおいて使用
することができる。このようなシステムにおいては、補
間器回路５８は、ＡＤＪＥＮおよびＴＧＲＥＳＩＤ
ＵＥ８の両線にハイを生じることによりリセットする
ことができる。これらの線上のハイの状態は、ＡＮＤゲ
ートＡＮＤ１をしてハイをフリップフロップＦＦ１５お
よびＦＦ１７のリセット入力に与えさせ、これにより回
路全体をクロックするクロック信号をリセットする。

【００６８】また、例えば、タイミング発生器１０は、
立ち上がりおよび立ち下がり較正値間の最大差を縮小す
ることにより１００ＭＨzよりはやい信号を生じること
ができる。

【００６９】また、例えば、システム１０は、信号分配
経路をいくつでも持ち得る。このようなシステムにおい
ては、分周回路３２が高速パターンを必要なだけの数の
低速パターンに分割する。このため、システム１０は、
個々の顧客の特定の要求を満たすように構成することが
できる。例えば、もし顧客が非常に早いシステムを必要
とするならば、より多くの信号分配経路が提供され、あ
るいはもし顧客がより低いコストのシステムを要求する
ならば、信号分配経路の数は少なくされる。

【図面の簡単な説明】

【図１】本発明による高速タイミング発生器の概略ブロ
ック図である。

【図２】図１のタイミング発生器の分配回路を示すブロ
ック図である。

【図３】図１のタイミング発生器のタイミング発生器お
よび補間器回路を示すブロック図である。

【図４】図３の補間器回路を示す概略図である。

【図５】公知の周期発振器回路を示すブロック図であ
る。

【図６】図５の周期発振器回路に対するタイミング図で
ある。

【図７】図１のタイミング発生器の周期発振器回路を示
すブロック図である。

【図８】図７の周期発振器回路に対するタイミング図で
ある。

【符号の説明】

１０高速タイミング発生器システム１２パターン発生器回路１４分配回路１５チャンネル・カード１６局部発生器回路２０ノード入力２１試験中のデバイス（ＤＵＴ）３０高速パターン発生器３２分周回路３４中央周期発振器４０信号分配経路４２信号分配経路５０信号生成回路５２信号生成回路５４局部メモリー５６タイミング発生器５８補間器回路６０局部メモリー６２タイミング発生器６４補間器回路６６高速フォーマッタ６８ドライバ７０デュアル検出器７２故障プロセッサ７４故障プロセッサ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−267812（ＪＰ，Ａ)

Claims

【特許請求の範囲】

【請求項１】パターン発生器回路を設け、該パターン
発生器回路は、高周波数で高速アドレス・パターンを生
じるように構成された高速アドレス・パターン発生器
と、前記高速アドレス・パターンを受取り、低周波数で
複数の低速アドレス・パターンを生じるように構成され
た分割回路とを含み、更に、前記低速アドレス・パター
ンを受取り、高周波信号を生じるように構成された局部
発生器回路と、前記低速アドレス・パターンを前記局部
発生器回路へ提供するように構成された複数の分配経路
と、を設けてなるパターン生成装置。
【請求項２】前記分割回路が周期的に前記低速アドレ
ス・パターンを生じる請求項１記載の装置。
【請求項３】前記低速アドレス・パターンがあるシー
ケンスで提供され、該シーケンスが前記高速アドレス・
パターンにより決定される請求項２記載の装置。
【請求項４】前記分割回路が、２つの低速アドレス・
パターンを生じ、該２つの低速アドレス・パターンが各
々、前記高速アドレス・パターンの周波数の半分である
周波数を持つ請求項３記載の装置。
【請求項５】前記分割回路が４つの低速アドレス・パ
ターンを生じ、該４つの低速アドレス・パターンが各
々、前記高速アドレス・パターンの周波数の４分の１で
ある周波数を持つ請求項３記載の装置。
【請求項６】前記分割回路がリセット信号を受取る
時、ある低速アドレス・パターンを生じるように構成さ
れた請求項１記載の装置。
【請求項７】前記装置が最初にターン・オンされる時
前記リセット信号が受取られる請求項６記載の装置。
【請求項８】前記リセット信号が前記高速アドレス・
パターンのバーストの初めに受取られる請求項６記載の
装置。
【請求項９】前記装置による試験中のデバイスに対
し、複数の高速アドレス・パターンのバーストがある請
求項８記載の装置。
【請求項１０】前記試験中のデバイスに対し高速アド
レス・パターンの１０乃至２００のバーストがある請求
項９記載の装置。
【請求項１１】前記局部発生器回路が、前記低周波数
で動作して低周波信号を生じるように構成された複数の
信号発生回路と、前記低周波信号を受取り、前記高周波
信号を生じるように構成された高速フォーマッタとを含
む請求項１記載の装置。
【請求項１２】前記各信号発生回路が、前記低速アド
レス・パターンと関連する情報を受取り、該低速アドレ
ス・パターンと関連する前記情報に基いてタイミング発
生器情報を提供するように構成されたタイミング発生器
と、前記タイミング発生器情報を受取り、前記低周波信
号を生じるように構成された補間器回路とを含む請求項
１１記載の装置。
【請求項１３】前記タイミング発生器情報が、前記補
間器回路により生じるクロックを用いて前記補間器回路
に与えられる請求項１２記載の装置。
【請求項１４】前記タイミング発生器情報が、一致信
号および残り信号を含み、該一致信号は前記補間器回路
により使用されて、前記低周波信号の発生を何時始動す
るかを決定し、前記残り信号は前記低周波信号を何時与
えるかを決定するため使用される請求項１２記載の装
置。
【請求項１５】前記各信号発生回路が更に、局部メモ
リーを含み、該局部メモリーは、前記低速アドレス・パ
ターンを受取り、該低速アドレス・パターンと関連する
前記情報を提供するように構成される請求項１２記載の
装置。
【請求項１６】前記分割回路が、分割回路の複数の動
作モードから選択する第１のモード選択入力を受取るよ
うに構成され、前記複数の動作モードの第１のモードに
おいて、前記分割回路が前記高速アドレス・パターンを
受取り、前記低周波数における前記複数の低速アドレス
・パターンを提供し、前記複数の動作モードの第２のモ
ードにおいて、前記分割回路が、前記高速アドレス・パ
ターンを受取り、前記高速アドレス・パターンを出力と
して生じる請求項１記載の装置。
【請求項１７】前記分割回路が、分割回路の複数の動
作モードの中から選択する第２のモード選択入力を受取
るように構成され、前記複数の動作モードの第１のモー
ドにおいて、前記分割回路が、前記高速アドレス・パタ
ーン発生器から１つの経路を介して前記高速アドレス・
パターンを受取り、前記複数の動作モードの第２のモー
ドにおいて、前記分割回路が、前記高速アドレス・パタ
ーン発生器から第１の経路を介して前記高速アドレス・
パターンを受取り、前記高速アドレス・パターンを第１
の出力に生じ、第２の高速アドレス・パターン発生器か
ら第２の経路を介して第２の高速アドレス・パターンの
組を受取り、該第２の高速アドレス・パターンの組を第
２の出力に生じる請求項１記載の装置。
【請求項１８】入力タイミング・データに基いて正確
に調時された出力データを生成する補間器回路におい
て、前記入力タイミング・データを受取り保持するように構
成されたレジスタ回路と、前記レジスタ回路から前記入力タイミング・データを受
取り、前記入力タイミング・データにより規定される量
だけ前記入力タイミング・データを遅らせるように構成
されたパルス・スワロワー回路とを設け、該パルス・スワロワー回路は、前記遅延の後パルス・ス
ワロワー出力を生じ、前記パルス・スワロワー出力を受取り、ランプ出力を生
じるように構成されたランプ回路を設け、該ランプ出力は、前記パルス・スワロワー出力を受取る
時に開始され、前記入力タイミング・データおよび前記ランプ出力を受
取り、前記ランプ出力が前記入力タイミング・データと
等しい時出力データを生じるように構成された比較回路
を設けてなる補間器回路。
【請求項１９】前記入力タイミング・データが、比較
的上位のビットおよび比較的下位のビットを持つ多重ビ
ット・ワードを含み、前記パルス・スワロワー回路は、
前記比較的上位のビットを用いて前記遅れ量を決定する
請求項１８記載の補間器回路。
【請求項２０】前記比較回路が、前記入力タイミング
・データを受取り、該入力タイミング・データをアナロ
グ・タイミング・データに変換するように構成されたデ
ィジタル−アナログ・コンバータを含み、前記アナログ
・タイミング・データは前記ランプ出力と比較される請
求項１８記載の補間器回路。
【請求項２１】前記入力タイミング・データが１種の
論理レベルを持ち、前記出力データが別の種類の論理レ
ベルを持つ請求項１８記載の補間器回路。
【請求項２２】前記１種の論理レベルがＣＭＯＳであ
り、前記別の種類の論理レベルがＥＣＬである請求項２
１記載の補間器回路。
【請求項２３】較正回路を更に設け、該較正回路が、
前記入力タイミング・データを受取り較正値出力を生じ
るように構成され、前記較正値出力が前記補間器回路を
較正するため用いられる請求項１８記載の補間器回路。
【請求項２４】前記補間器回路が、外部較正信号から
も較正することができる請求項２３記載の補間器回路。
【請求項２５】周期情報を生成する回路であって、該
回路が、クロック信号を生じる基準クロックと関連して
使用されるように構成され、該回路は複数の周期発振器
を含み、該複数の周期発振器の各々が、対応する複数の
隣接する周期を表わす複数の周期値を受取り、該周期値
を加算して和の出力を生じる加算回路と、前記和の出力
の少なくとも最上位部を受取り、前記クロック信号のエ
ッジを識別する信号を生じるエッジ・セレクタ回路とを
設け、該エッジは、前記エッジ・セレクタ回路により前
に識別されたエッジから離れた整数個のエッジが存在
し、該整数は前記和の出力の少なくとも前記最上位部か
ら決定され、前記複数の周期発振器は、対応する一連の
隣接する周期を表わす一連の周期値の各々が前記複数の
周期発振器の各々の前記各加算回路により受取られる
も、前記一連の周期値における各周期値は、前記複数の
周期発振器の各々の異なる加算回路により前記一連の周
期値における他の周期値の異なる組合わせと加算され
る、回路。
【請求項２６】前記エッジ・セレクタ回路が、前記和
の出力の少なくとも前記最上位部を受取り、前記基準の
多数のクロック・サイクルをカウントするように構成さ
れ、前記数は前記和の出力の前記最上位部と対応し、前
記クロック・サイクルの前記数をカウントすると同時
に、前記クロック・サイクルの前記エッジを識別する前
記信号を生じるように構成されたカウンタを含む請求項
２５記載の回路。
【請求項２７】前記複数の周期発振器の各々が、前記
エッジ・セレクタ回路により識別される前記クロック信
号の前記エッジからの残り時間を表わす残り信号を生じ
る残り周期回路を更に含み、該残り時間は、前記和の出
力の最下位部および前記残り周期回路により生じた前の
残り信号の和から決定される請求項２５記載の回路。
【請求項２８】前記複数の周期発振器の各々が、前記
和の出力を受取るように接続されたレジスタを含み、該
レジスタは前記残り周期回路により受取られた出力を生
じる請求項２７記載の回路。
【請求項２９】前記周期発振器が２つ存在する請求項
２５記載の回路。
【請求項３０】前記複数の周期発振器の各々が、周期
値を受取り、前記エッジ・セレクタ回路により選択され
た前記クロック信号のエッジにより決定される時点で該
周期値を先入れ先出しベースで前記加算回路に対して出
力する少なくとも１つのパイプライン間同期装置を含
み、該パイプライン間同期装置は、前記複数の周期発振
器の別のもののエッジ・セレクタ回路により選択される
前記クロック信号のエッジにより決定される時点で前記
周期値を受取る請求項２５記載の回路。
【請求項３１】モード選択入力が、前記複数の周期発
振器の１つが該複数の周期発振器の他のいずれかと独立
的に動作する独立動作モードを選択する時、前記複数の
周期発振器の各々の前記パイプライン間同期装置が、該
パイプライン間同期装置をしてゼロの周期値を前記加算
回路に出力させるよう強制するモード選択入力を受取る
ように構成される請求項３０記載の回路。
【請求項３２】前記複数の周期発振器をリセットする
デフォールト回路を更に設け、該デフォールト回路は、
前記複数の周期発振器の前記加算回路が前記複数の周期
値の代わりに複数のデフォールト値を受取ることを可能
にするよう構成され、前記デフォールト回路は、前記複
数の周期発振器の前記エッジ・セレクタ回路の各々が前
記複数の周期発振器の他のいずれかの他のエッジ・セレ
クタ回路により生じる信号により識別されない前記クロ
ック信号のエッジを識別する信号を生じる順序および方
法で、前記デフォールト値を前記加算回路により受取ら
せる請求項２５記載の回路。
【請求項３３】前記複数のデフォールト値の全てが同
じデフォールト値である請求項３２記載の回路。
【請求項３４】前記デフォールト回路は、ゼロの周期
値を前記複数の周期発生器の各々に与え、次いで前記デ
フォールト値を前記複数の周期発振器の各々の前記加算
回路に与えることにより該複数の周期発振器をリセット
するように構成され、前記加算回路は、各周期発振器の
１動作サイクルの間各加算回路の異なる数の入力で前記
デフォールト値を受取り、以降の動作サイクルの間各入
力で前記デフォールト値を受取るように構成される請求
項３３記載の回路。
【請求項３５】周期情報を生じる回路であって、クロ
ック信号を生じる基準クロックと関連して使用されるよ
うに構成され、複数の周期発振器を含む回路において、
該複数の周期発振器は各々、周期アドレスを受取って対
応数の周期値を生じるメモリーと、複数の周期値を受取
り、前記周期値を加算して和の出力を生じる加算回路と
を含み、該周期値の１つは前記メモリーから受取られ、
前記周期値の少なくとも他の１つは前記複数の周期発振
器の他のもののメモリーから受取られ、前記複数の周期
値は対応数の隣接する周期を表わし、前記和の出力の少
なくとも最上位部を受取り、前記クロック信号のエッジ
を識別する信号を生じるエッジ・セレクタ回路を含み、
該エッジは、前記エッジ・セレクタ回路により前に識別
されたエッジから離れた位置の整数個のエッジであり、
該整数は前記和の出力の少なくとも前記の最上位部から
決定される、回路。
【請求項３６】前記複数の周期発振器は、対応する一
連の隣接する周期を表わす一連の周期値の各々が、前記
複数の周期発振器の各々の前記各加算回路により受取ら
れるも、前記一連の周期値における各周期値が、前記複
数の周期発振器の各々の異なる加算回路により前記一連
の周期値における他の周期値の異なる組合わせと加算さ
れるように構成される請求項３５記載の回路。
【請求項３７】前記エッジ・セレクタ回路は、前記和
の出力の少なくとも前記の最上位部を受取り、前記基準
クロックのクロック・サイクル数をカウントするように
構成され、該サイクル数は前記和の出力の前記最上位部
と対応し、かつ前記数のクロック・サイクルのカウント
時に、前記クロック信号の前記エッジを識別する前記信
号を生じるように構成されたカウンタを含む請求項３５
記載の回路。
【請求項３８】前記複数の周期発振器の各々が、前記
エッジ・セレクタ回路により識別される前記クロック信
号の前記エッジからの残り時間を表わす残り信号を生じ
る残り周期回路を更に含み、該残り時間は、前記和の出
力の最下位部および前記残り周期回路により生じた前の
残り信号の和から決定される請求項３５記載の回路。
【請求項３９】前記複数の周期発振器の各々が、前記
和の出力を受取るように接続されたレジスタを更に含
み、該レジスタが前記残り周期回路により受取られる出
力を生じる請求項３８記載の回路。
【請求項４０】前記周期発振器が２つ存在する請求項
３５記載の回路。
【請求項４１】前記複数の周期発振器の各々が、前記
複数の周期発振器の前記他のものの前記メモリーからの
前記周期値の前記少なくとも他方を受取り、先入れ先出
しベースで前記周期値の前記少なくとも他方を、前記エ
ッジ・セレクタ回路により選択される前記クロック信号
のエッジにより決定される時点に前記加算回路に対して
出力する少なくとも１つのパイプライン間同期装置を含
み、該パイプライン間同期装置は、前記周期値の前記少
なくとも他方を、前記複数の周期発振器の前記他のもの
のエッジ・セレクタ回路により選択された前記クロック
信号のエッジにより決定される時点で受取る請求項３５
記載の回路。
【請求項４２】前記複数の周期発振器の各々の前記各
パイプライン間同期装置は、前記モード選択入力が、前
記複数の周期発振器の１つが該複数の周期発振器の他の
ものとは独立的に動作する独立動作モードを選択する
時、前記パイプライン間同期装置をしてゼロの周期値を
前記加算回路に対して出力することを強制するモード選
択入力を受取るように構成される請求項４１記載の回
路。
【請求項４３】前記複数の周期発振器をリセットする
デフォールト回路を更に設け、該デフォールト回路は、
前記複数の周期発振器の前記各加算回路が周期値の代わ
りにデフォールト値を受取ることを可能にするよう構成
され、該デフォールト回路は、前記複数の周期発振器の
前記各エッジ・セレクタ回路が前記複数の周期発振器の
他のものの他のエッジ・セレクタ回路により生じる信号
によっては識別されない前記クロック信号のエッジを識
別する信号を生じる順序および方法で、デフォールト値
を前記加算回路により受取らせる請求項３５記載の回
路。
【請求項４４】前記デフォールト値の全てが同じデフ
ォールト値である請求項４３記載の回路。
【請求項４５】前記デフォールト回路は、ゼロの周期
値を前記複数の周期発振器の各々の前記加算回路に与
え、次いで該デフォールト値を該複数の周期発振器の各
々の前記加算回路に与えることにより、前記複数の周期
発振器をリセットするように構成され、前記加算回路
は、各周期発振器の１動作サイクルの間各加算回路の異
なる数の入力で前記デフォールト値を受取り、かつ以降
の動作サイクルの間各入力において前記デフォールト値
を受取るように構成される請求項４４記載の回路。
【請求項４６】高い周波数で周期アドレスを生じるよ
うに構成された高速パターン発生器と、前記高速周期ア
ドレスを受取り、低い周波数で複数の低速周期アドレス
を生じるように構成された分割回路と、周期情報を生じ
る回路とを設け、該回路は、クロック信号を生じる基準
クロックと関連して使用されるよう構成され、該回路は
複数の周期発振器を含み、該複数の周期発振器は各々、
前記分割回路から低速周期アドレスを受取って対応数の
周期値を生じるメモリーと、複数の周期値を受取り、該
周期値の１つは前記メモリーから受取られ、前記周期値
の少なくとも他の１つは前記複数の周期発振器の他のも
ののメモリーから受取られ、前記複数の周期値は対応数
の隣接する周期を表わし、かつ前記周期値を加算して和
の出力を生じる加算回路と、前記和の出力の少なくとも
最上位部を受取り、前記クロック信号のエッジを識別す
る信号を生じるエッジ・セレクタ回路とを含み、該エッ
ジは、前記エッジ・セレクタ回路により前に識別された
エッジから離れた位置の整数個のエッジであり、該整数
は前記和の出力の少なくとも前記の最上位部から決定さ
れる、パターンを生成する装置。
【請求項４７】前記複数の周期発振器の各々は、対応
する一連の隣接する周期を表わす一連の周期値の各々
が、前記複数の周期発振器の各々の前記各加算回路によ
り受取られるも、前記一連の周期値における各周期値
が、前記複数の周期発振器の各々の異なる加算回路によ
り前記一連の周期値における他の周期値の異なる組合わ
せと加算されるように構成される請求項４６記載の装
置。
【請求項４８】前記分割回路が、前記低速周期アドレ
スを周期的に生じる請求項４６記載の装置。
【請求項４９】前記分割回路が前記低速周期アドレス
を１つのシーケンスで生じ、該シーケンスは前記高速周
期アドレスにより決定される請求項４８記載の装置。
【請求項５０】前記分割回路が、周期アドレスの２つ
の低速シーケンスを生じる請求項４９記載の装置。
【請求項５１】前記エッジ・セレクタ回路は、前記和
の出力の少なくとも前記の最上位部を受取り、前記基準
クロックのクロック・サイクル数をカウントするように
構成され、該サイクル数は前記和の出力の前記最上位部
と対応し、かつ前記数のクロック・サイクルのカウント
と同時に、前記クロック信号の前記エッジを識別する前
記信号を生じるように構成されたカウンタを含む請求項
４６記載の装置。
【請求項５２】前記複数の周期発振器の各々が、前記
エッジ・セレクタ回路により識別される前記クロック信
号の前記エッジからの残り時間を表わす残り信号を生じ
る残り周期回路を更に含み、該残り時間は、前記和の出
力の最下位部および前記残り周期回路により生じた前の
残り信号の和から決定される請求項４６記載の装置。
【請求項５３】前記複数の周期発振器の各々が、前記
和の出力を受取るように接続されたレジスタを更に含
み、該レジスタが前記残り周期回路により受取られる出
力を生じる請求項５２記載の装置。
【請求項５４】前記周期発振器が２つ存在する請求項
４６記載の装置。
【請求項５５】前記複数の周期発振器の各々が、該複
数の周期発振器の前記他のものの前記メモリーからの前
記周期値の前記少なくとも他方を受取り、先入れ先出し
ベースで前記周期値の前記少なくとも他方を、前記エッ
ジ・セレクタ回路により選択される前記クロック信号の
エッジにより決定される時点で前記加算回路に対して出
力する少なくとも１つのパイプライン間同期装置を含
み、該パイプライン間同期装置は、前記周期値の前記少
なくとも他方を、前記複数の周期発振器の前記他のもの
のエッジ・セレクタ回路により選択された前記クロック
信号のエッジにより決定される時点で受取る請求項４６
記載の装置。
【請求項５６】前記複数の周期発振器の各々の前記各
パイプライン間同期装置は、前記モード選択入力が、前
記複数の周期発振器の１つが該複数の周期発振器の他の
ものとは独立的に動作する独立動作モードを選択する
時、前記パイプライン間同期装置がゼロの周期値を前記
加算回路に対して出力することを強制するモード選択入
力を受取るように構成される請求項５５記載の装置。
【請求項５７】前記複数の周期発振器をリセットする
デフォールト回路を更に設け、該デフォールト回路は、
前記複数の周期発振器の前記各加算回路が周期値の代わ
りにデフォールト値を受取ることを可能にするように構
成され、該デフォールト回路は、前記複数の周期発振器
の前記各エッジ・セレクタ回路が前記複数の周期発振器
の他のものの他のエッジ・セレクタ回路により生じる信
号によっては識別されない前記クロック信号のエッジを
識別する信号を生じる順序および方法で、デフォールト
値を前記加算回路により受取らせる請求項４６記載の装
置。
【請求項５８】前記デフォールト値の全てが同じデフ
ォールト値である請求項５７記載の装置。
【請求項５９】前記デフォールト回路は、ゼロの周期
値を前記複数の周期発振器の各々の前記加算回路に与
え、次いで該デフォールト値を該複数の周期発振器の各
々の前記加算回路に与えることにより、前記複数の周期
発振器をリセットするように構成され、前記加算回路
は、各周期発振器の１動作サイクルの間各加算回路の異
なる数の入力で前記デフォールト値を受取り、かつ以降
の動作サイクルの間各入力において前記デフォールト値
を受取るように構成される請求項５８記載の装置。
【請求項６０】複数のタイミング発生器および補間器
回路を更に設け、該複数のタイミング発生器および補間
器回路の各々は、前記複数の周期発振器の対応するもの
の前記エッジ・セレクタ回路により生じる前記信号を受
取り、該エッジ・セレクタ回路により生じる前記信号に
より少なくとも一部決定される時点においてタイミング
・エッジを生じるように構成される請求項４６記載の装
置。
【請求項６１】前記複数の周期発振器の各々は、前記
エッジ・セレクタ回路により識別される前記クロック信
号の前記エッジからの残り時間を表わす残り信号を生じ
る残り周期回路を更に含み、該残り時間は、前記和の出
力の最下位部および前記残り周期回路により生じる前の
残り信号の和から決定され、前記複数のタイミング発生
器および補間器回路の各々は、前記残り周期回路により
生じる前記残り信号により表わされる前記残り時間だけ
前記タイミング・エッジを遅らせる請求項６０記載の装
置。
【請求項６２】前記複数のタイミング発生器および補
間器回路は、前記複数のタイミング発生器および補間器
回路の各々により生じる前記各タイミング・エッジを試
験中のデバイスへ与えるように構成される請求項６０記
載の装置。
【請求項６３】タイミング発生器がタイミング回路に
よる動作実施のための時点を識別するため使用すべき基
準時点を識別する周期信号を受取り、前記動作の性質を
特徴付けるデータ信号を受取り、かつ複数の較正値の１
つを選定するためのタイミング発生器を設け、前記複数
の較正値の第１の値が、前記１つの第１の動作のタイミ
ング・スキュー特性を補償するため必要な前記基準時点
からの遅れ時間量を表わし、前記複数の較正値の第２の
値が、前記動作の第２の動作のタイミング・スキュー特
性を補償するため必要な前記基準時点からの遅れ時間量
を表わし、前記タイミング発生器は、前記複数の較正値
の前記１つの選定を、前記データ信号の値に基いて行な
い、前記基準時点と対応するも前記複数の較正値の少な
くとも前記１つの値だけ遅れる時点を識別タイミング発
生器出力を生じるためのものであり、前記タイミング発
生器出力を受取り、前記データ信号を受取り、かつ前記
タイミング発生器出力において識別された前記時点に前
記動作を行うための回路を設けてなるタイミング回路。
【請求項６４】前記周期信号は、前記タイミング発生
器が波形における遷移が生じるべき時点の識別において
使用すべき基準時点を識別し、前記時点データ信号は、
前記波形が与えられた遷移の後持つべき値を表わし、前
記複数の較正値の前記第１の値は、立ち上がり遷移によ
る前記波形におけるスキューを補償するため必要な前記
基準時点からの遅れ時間量を表わし、前記複数の較正値
の前記第２の値は、立ち下がり遷移による前記波形にお
けるスキューを補償するため必要な前記基準時点からの
遅れ時間量を表わし、前記タイミング発生器出力を受取
るための前記回路は、前記波形を生じるためのフォーマ
ッタを含み、前記波形は、前記タイミング発生器出力に
より識別される前記時点において遷移を有し、前記波形
は、前記各遷移の後、前記データ信号により表わされる
値を有する請求項６３記載のタイミング回路。
【請求項６５】前記周期信号は、波形が試験中のデバ
イスに対して与えられかつ該試験中のデバイスから遮断
されるべき時点の識別において前記タイミング発生器が
使用すべき基準時点を識別し、前記データ信号は、前記
波形が試験中のデバイスに対して与えられるべきか、あ
るいは該試験中のデバイスから遮断されるべきかを表わ
し、前記複数の較正値の前記第１の値は、前記デバイス
に与えられる前記波形により該波形におけるスキューを
補償するため必要な前記基準時点からの遅れ時間量を表
わし、前記複数の較正値の前記第２の値は、前記デバイ
スから遮断される前記波形により該波形におけるスキュ
ーを補償するため必要な前記基準時点からの遅れ時間量
を表わし、前記タイミング発生器出力を受取るための前
記回路は、試験中の前記デバイスに対して前記波形を与
えて前記タイミング発生器出力により識別される前記時
点において前記データ信号により送られる情報に従って
前記試験中のデバイスから前記波形を遮断するためのフ
ォーマッタを含む、請求項６３記載のタイミング回路。
【請求項６６】前記周期信号が基準クロックにより生
じるクロック信号のエッジを識別するエッジ選択信号を
含む請求項６３記載のタイミング回路。
【請求項６７】前記周期信号が、前記エッジ選択信号
により識別される前記クロック信号の前記エッジからの
残り時間を表わす残り信号を更に含み、前記周期信号に
より識別される前記基準時点が、前記エッジ選択信号に
より識別される前記クロック信号の前記エッジからの前
記残り時間だけ遅れる時点を含む請求項６６記載のタイ
ミング回路。
【請求項６８】前記タイミング発生器が、前記残り信
号により表わされる残り値に前記較正値をディジタル的
に加算する請求項６７記載のタイミング回路。
【請求項６９】前記タイミング発生器が、前記周期信
号により識別される前記基準時点からの更なる遅れ時間
量を表わすタイミング信号を受取り、前記タイミング発
生器出力により識別される前記時点が、前記更なる遅れ
時間量だけ前記基準時点から更に遅れる請求項６３記載
のタイミング回路。
【請求項７０】前記タイミング発生器が、前記タイミ
ング信号により表わされるタイミング値に前記較正値を
ディジタル的に加算する請求項６９記載のタイミング回
路。