DE3917432A1 - Laufzeitunkritische schnittstelle fuer zeitparallele bitstroeme - Google Patents

Description

Die Erfindung betrifft eine Schnittstelle entsprechend dem Oberbegriff des Anspruchs 1.

Zwischen einzelnen Einrichtungen zur Übertragung und Verarbei­ tung digitaler Signale sind häufig Schnittstellen vorgesehen, über die das digitale Signal auf Bitströme aufgeteilt; mit einem bestimmten Pegel und in einem bestimmten Code übertragen wird. Die Übertragung geht dabei häufig so vor sich, daß ein bestimmter Teil des digitalen Signals, beispielsweise ein Code­ wort an einer Reihe von Anschlüssen bitparallel ansteht und durch ein Taktsignal des Empfängers abgerufen wird. Insbesondere bei hohen Bitraten kann es durch Laufzeiten dazu kommen, daß die angeforderten parallelen Bits zwar noch parallel sind, aber nicht mit Sicherheit während der Periodendauer des anfordernden Taktes beim Empfänger ankommen und damit auch nicht immer in der gleichen Taktperiode weiterverarbeitet werden können.

Wenn bisher Laufzeitprobleme bei der bitparallelen Übertragung an Schnittstellen aufgetreten sind, dann wurde häufig die Anzahl der parallelen Anschlüsse, also die Anzahl der parallelen Bitströ­ me vergrößert, da sich damit auch automatisch eine Vergrößerung der Periodendauer des anfordernden Taktsignals ergibt. Zum Aus­ gleich von Laufzeiten wurden bisher auch Pufferspeicher vorge­ sehen, es ist auch möglich, durch individuellen Phasenabgleich bei der Fertigung der Schnittstellen Laufzeiten aufeinander ab­ zustimmen.

Mit der Erhöhung der Integrationsdichte in digitalen Geräten er­ gibt sich das Problem, daß die Schnittstellen auch innerhalb einer integrierten Schaltung auftreten können. Ein individueller Phasenabgleich ist dann nicht mehr möglich, die Vergrößerung der Anzahl der parallelen Bitströme oder die Verwendung eines Puf­ ferspeichers scheitert häufig an dem innerhalb der integrierten Schaltung benötigten Aufwand.

Die Aufgabe bei der vorliegenden Erfindung besteht also darin, eine vergleichsweise einfache und wenig aufwendige Schnittstelle für mehrere parallel ankommende Bitströme anzugeben, bei der keine kritischen Laufzeiten der parallelen Bits bzw. Bitströme auftreten.

Erfindungsgemäß wird die Aufgabe bei einer Schnittstelle der eingangs erwähnten Art dadurch gelöst, daß diese durch die Merk­ male des Kennzeichens des Patentanspruchs 1 weitergebildet ist. Durch die erfindungsgemäße Lösung wird in einfacher Weise ein automatischer Phasenabgleich für beliebige Laufzeiten erreicht und eine Abtastung der übertragenen Bits an deren Anfang oder Ende vermieden. Von Vorteil ist weiterhin, daß kein zu den par­ allelen Bitströmen gehörendes Taktsignal über die Schnittstelle mit übertragen werden muß.

Wegen ihrer Realisierung in digitaler Technik und damit wegen der leichten Integration bevorzugte Ausbildungen der erfindungs­ gemäßen Schnittstelle sind in den Patentansprüchen 2 und 3 näher beschrieben. Da die Phasenlage der ankommenden Bitströme und des abrufenden Taktsignals beliebig ist, kann es vorkommen, daß ein­ zelne Bits aufgrund individueller Schwankungen während der posi­ tiven oder negativen Flanke abgetastet werden. Dadurch ergeben sich Entscheidungsunsicherheiten im Wechseldetektor WD, die dazu führen können, daß der Frequenzteiler SR um eine Periode zu früh oder zu spät geladen wird und damit die Phase des Ausgangssi­ gnals des Frequenzteilers umspringt. Um dies zu verhindern, ist eine Weiterbildung der erfindungsgemäßen Schnittstelle vorge­ sehen, die im Patentanspruch 4 beschrieben ist.

Die erfindungsgemäße Schnittstelle kann durch logische Ver­ knüpfung der Ausgangssignale verschiedener Multiplexer-Flip­ flops auch zur Erzeugung weiterer Taktsignale verwendet werden. Im Patentanspruch 5 ist deshalb eine Weiterbildung der erfin­ dungsgemäßen Schnittstelle beschrieben, bei der ein zusätzlicher Ladepuls erzeugt wird, mit dem alle parallelen Bits abgetastet werden können, da er mit großer Sicherheit etwa in deren Bitmit­ te auftritt. Ein derartiger Ladepuls ist besonders vorteilhaft zum parallelen Laden eines weiteren Schieberegisters, das bei­ spielsweise als Parallel-Serien-Wandler eingesetzt werden kann.

Die Erfindung soll im folgenden anhand eines in der Zeichnung dargestellten Ausführungsbeispiels näher erläutert werden. Dabei zeigt:

Fig. 1 die Eingangs- und Ausgangssignale an einer erfindungsge­ mäßen Schnittstelle,

Fig. 2a die Schaltung eines Teils einer erfindungsgemäßen Schnittstelle,

Fig. 2b ein Impulsdiagramm zum Schnittstellenteil nach Fig. 2a und

Fig. 3 eine Erweiterung der Schaltung nach Fig. 2a.

In der Fig. 1 ist mit DS die digitale Schnittstelle bezeichnet, über die bitparallel die Bitströme D 1... D 8 übertragen werden. Die Bitströme sind von einem Digitalsignal D abgeleitet und be­ finden sich deshalb alle im gleichen Zeitraster, jeweils acht Bit stehen an den Anschlüssen an und können mittels eines Ab­ ruftaktsignals Tn′ abgerufen werden. Das Abruftaktsignal wurde durch Frequenzteilung im Verhältnis n:1 = 8:1 aus dem System­ takt T erzeugt, der Systemtakt entspricht in seiner Bitfolge­ frequenz der des ursprünglichen Digitalsignals D. Der Systemtakt T wird der Anordnung WV zur Weiterverarbeitung der Digitalsigna­ le zugeführt. Da die Laufzeit der einzelnen Bits der Bitströme D 1... D 8 von der Anforderung bis zum Eintreffen herstellungsbe­ dingte Toleranzen aufweist, wird die Phase des zur Signalverar­ beitung verwendeten Taktes Tn von der Phase der Bits der ankom­ menden Bitströme D 1... D 8 abgeleitet. Unter der Voraussetzung, daß die Bits der einzelnen Bitströme gegeneinander nur geringe Phasenverschiebungen aufweisen, reicht es dabei aus, daß für die Ableitung der Phase des Taktes Tn nur einer der Bitströme D1...D8 herangezogen wird.

Die Ableitung der Phase des Taktes Tn erfolgt mit der in der Fig. 2a dargestellten Schaltung eines Teils einer erfindungsge­ mäßen Schnittstelle. Dieser Teil enthält einen Wechseldetektor WD und einen nachgeschalteten Frequenzteiler SR, von dem der eigentliche Takt Tn erzeugt wird.

Der Wechseldetektor WD enthält die Reihenschaltung eines ersten und eines zweiten D-Flipflops DF1, DF2 sowie ein Exclusiv-ODER- Gatter EX. Der D-Eingang des ersten D-Flipflops DF1 ist dabei mit einem der Anschlüsse D 1... D 8 der digitalen Schnittstelle DS der Fig. 1 verbunden. Der mit X bezeichnete Ausgangsanschluß des ersten D-Flipflops DF1 ist mit einem Eingangsanschluß des Exclu­ siv-ODER-Gatters EX sowie mit dem D-Eingang des zweiten D-Flip­ flops DF2 verbunden. Der nichtinvertierende Ausgang dieses D-Flipflops ist mit Y bezeichnet und mit einem zweiten Eingang des Exclusiv-ODER-Gatters EX verbunden, an dessen Ausgangsan­ schluß eine von der Phase der Bits der ankommenden Bitströme D 1... D 8 abhängiger Setzpuls S abgegeben wird.

Der Frequenzteiler SR ist nach Art eines Schieberegisters mit vier Multiplexer-Flipflops MX1...MX4 aufgebaut. Die Multiplexer- Flipflops enthalten jeweils ein D-Flipflop, dem ein Eingangs­ multiplexer mit zwei Eingängen vorgeschaltet ist. Durch einen zusätzlichen Steuereingang G 1 wird die Wirksamkeit der Multi­ plexereingänge gesteuert; ist beispielsweise ein G1-Eingang auf dem logischen Nullpegel, dann wird der zweite Multiplexer­ eingang zum D-Eingang des enthaltenen D-Flipflops durchge­ schaltet, entsprechend wird der erste Eingang durchgeschaltet, wenn der Steuereingang G 1 auf dem logischen 1-Pegel ist. Beim Ausführungsbeispiel sind die Steuereingänge G 1 aller vier Multi­ plexer-Flipflops MX1...MX4 mit dem Ausgang des als Quelle für den Setzpuls S wirksamen Exklusiv-ODER-Gatters EX, also mit dem Ausgang des Wechseldetektors WD, verbunden. Weiterhin sind die Takteingänge der vier Multiplexer-Flipflops MX1...MX4 ebenso wie die Takteingänge der D-Flipflops DF1, DF2 des Wechseldetektors WD mit einer Taktquelle T verbunden, deren Taktfrequenz der Bit­ taktfrequenz des digitalen Ausgangssignals D, also der acht­ fachen Bittaktfrequenz der Bitströme D 1...D 8 entspricht. Der zweite Eingang des ersten Multiplexer-Flipflops MX1 ist mit dem invertierenden Ausgang des vierten Multiplexer-Flipflops MX4 verbunden, während der nichtinvertierende Ausgang Q des ersten Multiplexer-Flipflops MX1 mit einem ersten Ausgangsan­ schluß SR1 sowie mit dem zweiten Eingang des zweiten Multi­ plexer-Flipflops MX2 verbunden ist. Entsprechend ist der nicht­ invertierende Ausgang Q des zweiten Multiplexer-Flipflops MX2 mit einem zweiten Ausgangsanschluß SR2 und mit dem zweiten Ein­ gang des dritten Multiplexer-Flipflops MX3 verbunden. Dessen nichtinvertierender Ausgang Q ist in entsprechender Weise mit einem dritten Ausgangsanschluß SR3 und mit dem zweiten Eingang des vierten Multiplexer-Flipflops MX4 verbunden, dessen nicht­ invertierender Ausgang Q mit einem vierten Ausgangsanschluß SR4 sowie mit einem Anschluß für den Takt Tn verbunden ist.

Zur Erläuterung der Wirkungsweise der Schaltung nach der Fig. 2a dient das Impulsdiagramm nach der Fig. 2b, in dessen oberer Zeile der logische Zustand eines der ankommenden Bitströme Dn darge­ stellt ist. In den darunter befindlichen Zeilen sind der phasen­ mäßig nichtsynchronisierte Systemtakt T, die Eingangssignale X, Y des Exklusiv-ODER-Gatters EX, der von diesem erzeugte Setzpuls S, die Signale am ersten bis vierten Ausgang SR1...SR4 sowie der bereits erwähnte Ladepuls Z dargestellt.

Aus dem Impulsdiagramm ist erkennbar, daß aus den Bits Dn der ankommenden Bitströme im Wechseldetektor WD die beiden zuein­ ander um eine Systemtaktperiode verschobenen Bitsignale X, Y erzeugt werden, deren modulo -2-Addition im Exclusiv-ODER- Gatter EX jeweils am Anfang und am Ende der Bitsignale einen Setzpuls S mit einer Dauer entsprechend einer Bitperiodendauer des Systemtaktes T erzeugen. Dieser Setzpuls S dient als Steuersignal für den Frequenzteiler SR wobei dieser nach dem Prinzip des "Johnson-Zählers" arbeitet, wenn der Setzpuls S auf dem logischen Nullpegel ist. In diesem Falle wird die System­ taktfrequenz um den Faktor n = 8 geteilt. Durch einen einmaligen Wechsel des logischen Zustandes im Bit Dn wird dabei das Laden des Frequenzteilers ausgelöst und die Phase des synchronisierten Taktes Tn auf die Phase des gerade ankommenden Bits Dn mit dem zeitlichen Spielraum einer Periodendauer des nichtsynchronisier­ ten Systemtaktes T eingestellt. Nachfolgende Wechsel des lo­ gischen Zustandes stören nicht, weil sich die Multiplexer-Flip­ flops bereits im logischen 1-Zustand befinden und ein weiteres zusätzliches Laden den Frequenzteilerrhythmus nicht stört. Gerät der Frequenzteiler durch eine Störung außer Tritt, wird der Syn­ chronismus durch das Laden des logischen 1-Zustandes nach einem Bitwechsel im ankommenden Bitstrom sofort wieder hergestellt. Die Phase des für die Weiterverarbeitung benötigten Taktes Tn wird automatisch stets so eingestellt, daß die ankommenden Bit­ ströme ohne Laufzeitprobleme weiterverarbeitet werden können.

Für die weitere Verarbeitung der ankommenden Bitströme ist ein Taktsignal erwünscht, daß etwa in Bitmitte der Bits Dn auftritt. Ein solches Taktsignal setzt sich aus einzelnen Ladepulsen Z zu­ sammen, die in der untersten Zeile der Fig. 2b dargestellt sind und durch eine UND-Verknüpfung des inversen Ausgangssignals des dritten Multiplexer-Flipflops MX3 und des nichtinversen Aus­ gangssignals des vierten Multiplexer-Flipflops MX4 erzeugt wer­ den können.

Da die Phasenlage der ankommenden Bitströme und des abrufenden Taktsignals beliebig sein kann, kommt es vor, daß einzelne Bits aufgrund individueller Schwankungen während der positiven oder negativen Flanke abgetastet werden. Dadurch ergeben sich Ent­ scheidungsunsicherheiten im Wechseldetektor WD, die zum Umsprin­ gen der Phase führen können. In der Fig. 3 ist deshalb eine Er­ gänzung des Frequenzteilers SR dargestellt, die ein ODER-Glied OR enthält, in dem die nichtinvertierten Ausgangssignale des ersten und vierten Multiplexer-Flipflops MX1, MX4 miteinander verknüpft und an einen Eingang eines NAND-Gatters abgegeben wer­ den. An den beiden anderen Eingängen dieses Gatters stehen die Ausgangssignale des zweiten und des dritten Multiplexer-Flip­ flops an. Das Ausgangssignal des NAND-Gatters wird einem Eingang eines UND-Gatters AND zugeführt, dessen anderer Eingang mit dem Ausgang des Exklusiv-ODER-Gatters EX, also mit dem Ausgang des Wechseldetektors WD verbunden ist. Am Ausgang des UND-Gatters AND steht dann ein korrigierter Setzpuls S′ an, der zur Steue­ rung der Multiplexer-Flipflops dient. Ist der Pegel des Aus­ gangssignals des NAND-Gatters auf dem logischen Nullzustand, dann wird verhindert, daß der Frequenzteiler geladen wird, wenn die Multiplexer-Flipflops MX1...MX4 sich in einem der logischen Zustände "1110", "1111" oder "0111" befindet. Die Schaltungser­ weiterung nach der Fig. 3 bewirkt also eine Verringerung der Em­ pfindlichkeit gegenüber Jitter in den übernommenen Bitströmen D 1... D 8.

Claims (5)

1. Schnittstelle für mehrere parallel ankommende Bitströme, bei denen jeweils zusammengehörige Bits innerhalb einer bestimmten Zeitspanne gleichzeitig eintreffen, dadurch gekennzeichnet,
daß die Phase des zur Weiterverarbeitung der Bitströme verwen­ deten Taktsignals (Tn) dadurch automatisch auf die Phase der Bits der ankommenden Bitströme (D 1...Dn) eingestellt wird,
daß aus einem der ankommenden Bitströme (D 1...Dn) dann ein Setz­ impuls (S) mittels eines Wechseldetektors (WD) erzeugt wird, wenn im ausgewählten Bitstrom ein Wechsel des logischen Zustandes auftritt,
daß der Setzimpuls (S) einen Frequenzteiler (SR) mit geradzah­ ligem Teilerverhältnis (n) setzt,
daß das Eingangssignal des Frequenzteilers (SR) eine Bitfolge­ frequenz aufweist, die ein ganzzahliges Vielfaches der Bitfolge­ frequenz der ankommenden Bitströme (D 1...Dn) ist und
daß das Ausgangssignal des Frequenzteilers (SR) das zur Weiter­ verarbeitung der Bitströme (D 1...Dn) vorgesehene Taktsignal (Tn) darstellt.

2. Schnittstelle nach Patentanspruch 1, dadurch gekennzeichnet,
daß der Wechseldetektor (WD) ein erstes D-Flipflop (DF1) ent­ hält, dessen D-Eingang mit einem der Schnittstelleneingänge für die ankommenden Bitströme (D 1...Dn) verbunden ist,
daß der nichtinvertierende Ausgang (Q) des ersten D-Flipflops (DF1) mit dem D-Eingang eines zweiten D-Flipflops (DF2) und mit einem ersten Eingang eines Exklusiv-ODER-Gatters (EX) ver­ bunden ist,
daß der nichtinvertierende Ausgang (Q) des zweiten D-Flipflops (DF2) mit einem weiteren Eingang des Exklusiv-ODER-Gatters (EX) verbunden ist und
daß am Ausgangsanschluß des Exklusiv-ODER-Gatters (EX) der Setz­ impuls (S) entnehmbar ist.

3. Schnittstelle nach Patentanspruch 1, dadurch gekennzeichnet,
daß der Frequenzteiler (SR) vier Multiplexer-Flipflops (MX1...MX4) enthält, daß der Multiplexereingang für das zweite Eingangssignal ( ) des zweiten Multiplexer-Flipflops (MX2) mit dem nichtinvertierenden Ausgang (Q) des ersten Multiplexer-Flip­ flops (MX1), der Multiplexereingang für das zweite Eingangssi­ gnal ( ) des dritten Multiplexer-Flipflops (MX3) mit dem nicht­ invertierenden Ausgang (Q) des zweiten Multiplexer-Flipflops (MX2) und der Multiplexereingang für das zweite Eingangssignal ( ) des vierten Multiplexer-Flipflops (MX4) mit dem nichtinver­ tierenden Ausgang (Q) des dritten Multiplexer-Flipflops (MX3) verbunden sind,
daß der invertierende Ausgang (Q) des vierten Multiplexer-Flip­ flops (MX4) mit dem Multiplexereingang für das zweite Eingangs­ signal ( ) des ersten Multiplexer-Flipflops (MX1) verbunden ist,
daß die G1-Eingänge des ersten bis vierten Multiplexer-Flipflops (MX1...MX4) mit einer Quelle für den Setzpuls (S) verbunden sind,
daß die Takteingänge des ersten bis vierten Multiplexer-Flip­ flops (MX1...MX4) mit einer Quelle für den Systemtakt (T) ver­ bunden sind, der eine Bitfolgefrequenz aufweist, die ein gerad­ zahliges Vielfaches der Bitfolgefrequenz der ankommenden Bit­ ströme ist und
daß der nichtinvertierende Ausgang (SR4) des vierten Multi­ plexer Flipflops (MX4) den Ausgang des Frequenzteilers (SR) darstellt.

4. Schnittstelle nach Patentanspruch 3, dadurch gekennzeichnet,
daß der Frequenzteiler (SR) zusätzlich ein ODER-Gatter (OR) ent­ hält, dessen einer Eingang mit dem nichtinvertierenden Ausgang (SR) des ersten Multiplexer-Flipflops (MX1) und dessen zweiter Eingang mit dem nichtinvertierenden Ausgang (SR4) des vierten Multiplexer-Flipflops (MX4) verbunden ist,
daß der Frequenzteiler (SR) weiterhin ein NAND-Gatter (NAND) enthält, dessen Ausgang mit einem Eingang eines AND-Gatters verbunden ist, dessen anderer Eingang mit dem Ausgang des Wechseldetektors (WD) verbunden ist und
daß ein erster Eingang des NAND-Gatters (NAND) mit dem nichtin­ vertierenden Ausgang (SR2) des zweiten Multiplexer-Flipflops (MX2), ein zweiter Eingang mit dem nichtinvertierenden Ausgang (SR3) des dritten Multiplexer-Flipflops (MX3) und ein dritter Eingang mit dem Ausgang des ODER-Gatters (OR) verbunden sind.

5. Schnittstelle nach Patentanspruch 3, dadurch gekennzeichnet, daß zur Erzeugung eines Ladeimpulses (Z) für einen nachgeschal­ teten Parallel/Serienwandler der invertierende Ausgangsanschluß () des dritten Multiplexer-Flipflops (MX3) mit einem ersten Anschluß und der nichtinvertierende Ausgang des (SR4) des vier­ ten Multiplexer-Flipflops (MX4) mit einem weiteren Eingang eines zusätzlichen UND-Gatters verbunden sind, an dessen Ausgang der Ladeimpuls (Z) ansteht.