DE10214070A1

DE10214070A1 - Digitalsignalübergangsspaltungsverfahren und -vorrichtung

Info

Publication number: DE10214070A1
Application number: DE10214070A
Authority: DE
Inventors: Jochen Rivoir; Ajay Khoche
Original assignee: Agilent Technologies Inc
Current assignee: Advantest Singapore Pte Ltd
Priority date: 2001-04-10
Filing date: 2002-03-28
Publication date: 2002-11-14
Anticipated expiration: 2022-03-29
Also published as: DE10262320B4; JP2003008442A; US6489802B2; US20020145449A1; DE10214070B4; JP4203544B2

Abstract

Eine Übergangsspaltungsvorrichtung und Verfahren reduzieren eine maximale Übergangsrate eines digitalen Signals. Die Vorrichtung und das Verfahren sind insbesondere nützlich für die digitale Signalverarbeitung bei Kommunikationsvorrichtungen und zum Durchführen von digitalem Übergangszeitgebungstesten an einem zu testenden Gerät. Die Vorrichtung und das Verfahren spalten ein digitales Signal in zwei oder mehr Signale, während die relative Zeitgebung von Übergängen in dem digitalen Signal beinhalten wird. Ein Hochfrequenzsignal wird durch die Vorrichtung und das Verfahren in eine Mehrzahl von äquivalenten Signalen mit einer niedrigeren Frequenz unterteilt, ohne einen Verlust von Übergangszeitgebungsinformationen. Die Vorrichtung wird mit leicht verfügbaren Komponenten implementiert. Die maximale Übergangsrate eines digitalen Signals wird um einen Faktor von 2 oder mehr reduziert und ist proportional zu der Anzahl von Ausgangssignalen. Eine Mehrzahl der Vorrichtungen kann in einem System in Kaskaden zusammengeschaltet werden, um noch größere Reduzierungen bei den maximalen Übergangsraten zu erreichen.

Description

Die Erfindung bezieht sich auf Signalverarbeitung und Gerä tetesten, das Hochgeschwindigkeitsdigitalsignale umfaßt. Insbesondere bezieht sich die Erfindung auf das Reduzieren von Eingangsübergangsraten, wenn eine Signalverarbeitung mit digitalen Geräten durchgeführt wird, und während dem Testen von digitalen Hochgeschwindigkeitsgeräten.

Die Taktraten bei digitalen Systemen und den Halbleiterbau elementen oder integrierten Schaltungen (IC), die ausnahms los diese Systeme bilden, erhöhen sich fortlaufend. Im Zusammenhang mit der Erhöhung bei den Taktraten gibt es eine Erhöhung bei den Datenraten von Signalen, die durch die digitalen Systeme erzeugt werden. Die Datenrate eines digitalen Signals ist proportional zu der Rate von logischen Übergängen, die in dem Signal gefunden werden, und wird manchmal als die Übergangsrate bezeichnet. Es wird erwartet, daß sich die Erhöhungen bei den Übergangsraten von Signalen, die durch moderne digitale Systeme erzeugt werden, in naher Zukunft weiterhin fortsetzen.

Schnelle oder hohe Übergangsraten, die typisch sind für die Signale, die durch moderne digitale Systeme erzeugt werden, stellen ein Problem für die Komponenten und Systeme dar, die diese Signale empfangen und verarbeiten müssen. Wenn sich die Übergangsraten erhöhen, besteht die Tendenz, daß sich die Kosten und die Komplexität dieser sogenannten "nachgeschalteten" Komponenten und Systeme dramatisch erhö hen. Analog dazu erhöhen schnelle Übergangsraten von Signa len, die durch moderne digitale Systeme erzeugt werden, auch wesentlich die Schwierigkeit, diese Systeme angemesse nen und genau zu testen. Zumindest besteht die Tendenz, daß die schnelle Übergangsrate der Hochgeschwindigkeitssignale die Kosten der Prüfeinrichtung, die für angemessenes Testen erforderlich ist, erhöht. Außerdem wird eine relativ auf wendige Prüfeinrichtung durch Erhöhungen bei den Übergangs raten oft im Verlauf der Zeit veraltet. Die Veralterung mo derner Prüfeinrichtungen im Zusammenhang mit Übergangsra tenerhöhungen kann in sehr kurzer Zeit auftreten, wenn man das derzeitige rasante Tempo von Takt- und Übergangsraten erhöhungen betrachtet.

Um die Verwendung von aufwendigen, nachgeschalteten Hochge schwindigkeitskomponenten zu vermeiden und die Notwendig keit zum Aktualisieren oder Ersetzen von Prüfeinrichtung zu vermeiden, um Erhöhungen bei Übergangsraten zu bewältigen, ist es manchmal attraktiv, Lösungsansätze für die Signal verarbeitung und/oder das Testen zu verwenden, die versu chen, die maximalen Übergangsraten der Signale von Interes se zu reduzieren. Im wesentlichen kann die maximale Über gangsrate, die nachgeschaltete Komponenten und/oder Prüf einrichtungen erfahren, in einigen Fällen durch Einfügen eines übergangsratenreduzierenden Elementes zwischen die Komponente oder das Teil der Prüfeinrichtung und das digi tale System, das das Signal erzeugt, reduziert werden. Falls die Übergangsrate reduziert werden kann, während gleichzeitig die Integrität der Daten beibehalten wird, die in dem Signal enthalten sind, können kostengünstigere Kom ponenten verwendet werden, um das Signal zu verarbeiten und/oder das Gerät zu testen, das das Signal erzeugt hat. Obwohl sich die nachfolgende Erörterung der Einfachheit halber auf Prüfeinrichtung konzentriert, ist sie ebensogut auf jede nachgeschaltete Komponente anwendbar, die Hochge schwindigkeitssignale empfangen und verarbeiten muß.

Ein Lösungsansatz zum Reduzieren von Übergangsraten ist als Frequenzteilung bekannt. Dieser Lösungsansatz ist für Si gnale sehr effektiv, wie z. B. Taktsignale, die relativ schmalbandig sind. Ein Bauelement, das als Frequenzteiler bekannt ist, reduziert die Frequenz oder Übergangsrate ei nes Signals. Typischerweise werden Frequenzteiler für digi tale Signale unter Verwendung von einem oder mehreren Flip- Flops implementiert, und liefern eine Ganzzahlteilung der Eingangsfrequenz. Dieser Lösungsansatz ist jedoch nicht be sonders sinnvoll für Signale, die Daten enthalten, da diese Signale typischerweise nicht schmalbandig sind. Darüber hinaus führt die Frequenzteilung von Signalen, die Daten enthalten, typischerweise zu dem Verlust von einem Teil der Daten des Signals. Der Verlust von Daten ist normalerweise nicht akzeptierbar. Daher wird diese Technik am häufigsten zum Reduzieren der Übergangsrate von Signalen, wie z. B. Taktsignalen, die wenig oder keine Daten enthalten, verwen det. Das Konzept der Frequenzteilung eines Taktsignals ist in Fig. 1A dargestellt. In Fig. 1A ist ein Frequenzteiler 10 mit einem Teilungsfaktor von 2 dargestellt, der auf der Basis eines Taktsignals arbeitet.

Ein weiterer Lösungsansatz für die Übergangsratenreduzie rung, der manchmal als "Abtasten" oder "Sampling" bezeich net wird, verwendet eine Signalverlaufsabtasteinrichtung zwischen dem zu testenden Gerät (DUT) und der Prüfeinrich tung. Das Signal wird durch die Signalverlaufsabtastein richtung abgetastet, um zwei oder mehr Teilsignale zu er zeugen, die jeweils einen Teil der Daten enthalten, die in dem ursprünglichen Signal mit höherer Geschwindigkeit ent halten sind. Die zwei oder mehr Teilsignale weisen jeweils eine niedrigere Übergangsrate auf als das ursprüngliche Si gnal. Mehrere parallele Kanäle innerhalb der Prüfeinrich tung verarbeiten dann die Teilsignale. Beispielsweise sind bei einer Implementierung die ungeradzahligen Abtastwerte des Signalverlaufs in einem ersten Teilsignal enthalten und werden durch einen ersten Kanal verarbeitet, während gerad zahlige Abtastwerte in einem zweiten Teilsignal enthalten sind und durch einen zweiten Kanal verarbeitet werden. Ty pischerweise arbeiten die Kanäle der Prüfeinrichtung paral lel, um die Teilsignale gleichzeitig zu verarbeiten.

Das Abtastkonzept ist in Fig. 1B und 1C dargestellt. Wie in Fig. 1B dargestellt ist, wird ein zu testendes Signal S_in durch eine Abtasteinrichtung abgetastet. Die Abtasteinrich tung wird durch ein Taktsignal CLK getaktet und Abtastwerte werden sowohl an der ansteigenden als auch der abfallenden Flanke des Taktsignals genommen. Die Abtasteinrichtung er zeugt zwei Teilsignale A und B, wie es in Fig. 1B darge stellt ist. Das Teilsignal A stellt die Amplituden von Ab tastwerten des zu testenden Signals S_in an ungeradzahlige Abtastintervallen dar, die in diesem Fall den ansteigenden Flanken des Abtasttaktsignals CLK entsprechen. Das Teilsi gnal B stellt Abtastwerte an geradzahligen Abtastwertinter vallen dar, die an den abfallenden Flanken des Abtasttakt signals CLK genommen werden. Zwei parallele Kanäle werden in der Prüfeinrichtung (nicht gezeigt) verwendet, um die Teilsignale A und B gleichzeitig zu verarbeiten. Sobald diese verarbeitet sind, können Bitpegelinformationen des ursprünglichen zu testenden Signals extrahiert werden. Die effektive Übergangsratenreduzierung für das dargestellte Beispiel ist ein Faktor von 2. Weitere Reduzierungen bei der maximalen Übergangsrate können mit der Hinzufügung von mehr parallelen Kanälen, verzögerten Versionen des Takt signals CLK und mehr Teilsignalen realisiert werden.

Fig. 1C stellt eine Implementierung einer Abtasteinrichtung 20 dar. Wie es dargestellt ist, umfaßt die Abtasteinrich tung ein erstes D-Flip-Flop 22 und ein zweites D-Flip-Flop 24. Das zu testende Signal S_in wird an Dateneingänge des ersten und des zweiten D-Flip-Flops 22, 24 angelegt. Das Abtasttaktsignal CLK wird an einen Takteingang des ersten D-Flip-Flops angelegt. Eine Inverse des Taktsignals CLK wird an den Takteingang des zweiten D-Flip-Flops 24 ange legt. Jede ansteigende Flanke des Taktsignals CLK bewirkt, daß das erste D-Flip-Flop 22 das Signal S_in abtastet, wäh rend jede abfallende Flanke des Taktsignals bewirkt, daß das zweite D-Flip-Flop 24 das Signal S_in abtastet. Die Teilsignale A und B werden an den Ausgängen Q des ersten bzw. des zweiten D-Flip-Flops 22, 24 ausgegeben.

Die Abtastwerte bei dem hierin oben beschriebenen Abtastlö sungsansatz werden allgemein behandelt und können aus der Sicht der Verarbeitung als zwei oder mehr verschachtelte Signale angesehen werden. Bei diesem Lösungsansatz mißt die Abtasteinrichtung typischerweise die Signalamplitude an je dem Abtastwert. Daher sind Informationen bezüglich der di gitalsignalübergangszeitgebung, d. h. dem Digitalsignalüber gangstiming, im allgemeinen nicht verfügbar, außer auf einem groben Pegel. Zusätzlich ist oft eine sorgfältige Synchro nisation der Abtasteinrichtung und des zu testenden Signals erforderlich, um die Gültigkeit und Verwendbarkeit der Ab tastwerte in den Teilsignalen sicherzustellen.

Dementsprechend wäre es vorteilhaft, eine Vorrichtung und ein Verfahren für die Verwendung beim Testen und/oder Ver arbeiten von digitalen Signalen zu haben, die die Frequenz skalierbarkeit einer Prüfeinrichtung oder von nachgeschal teten Kommunikationssignalverarbeitungskomponenten verbes sern, beispielsweise durch Reduzieren der maximalen Über gangsrate der Signale. Zusätzlich wäre es wünschenswert, daß eine solche Vorrichtung und ein solches Verfahren, wäh rend die maximale Übergangsrate des Signals reduziert wird, die Übergangszeitgebungsinformationen des Signals beibehal ten, wodurch ermöglicht wird, daß Präzisionszeitgebungs tests an dem DUT durchgeführt werden, oder eine nachge schaltete Präzisionssignalverarbeitung ermöglicht wird. Darüber hinaus wäre es wünschenswert, daß eine solche Vor richtung und ein solches Verfahren realisiert werden könn ten, ohne daß eine enge Synchronisation des zu testenden Signals oder die Verwendung eines synchronisierten Taktsi gnals erforderlich ist, und daß eine solche Vorrichtung und ein solches Verfahren unter Verwendung von Standardkompo nenten implementiert werden könnten, die leicht verfügbar sind. Eine solche Vorrichtung und ein solches Verfahren würden einen seit langem bestehenden Bedarf in dem Bereich der Kommunikation und dem testen von digitalen IC und Sy stemen mit hoher Übergangsrate decken.

Es ist die Aufgabe der vorliegenden Erfindung, eine Vor richtung, ein Verfahren und ein System zum Reduzieren einer Übergangsrate eines digitalen Signals und zum Spalten von Übergängen zu schaffen.

Diese Aufgabe wird durch eine Vorrichtung gemäß Anspruch 1, 14 oder 21, durch ein Verfahren gemäß Anspruch 8, 10 oder 13 und durch ein System gemäß Anspruch 23 gelöst.

Die vorliegende Erfindung liefert eine neuartige Übergangs spaltungsvorrichtung und Verfahren zum Reduzieren einer ma ximalen Übergangsrate von digitalen Signalen. Die neuartige Vorrichtung der vorliegenden Erfindung ist insbesondere nützlich bei der Digitalsignalverarbeitung und zum Durch führen von Digitalübergangszeitgebungstesten an einem zu testenden Gerät. Die Vorrichtung spaltet ein digitales Si gnal in zwei oder mehr Signale, während die Zeitgebung der Übergänge in dem Signal beibehalten wird. Die Übergangs spaltungsvorrichtung der vorliegenden Erfindung ist mit leicht verfügbaren Komponenten implementiert und reduziert die maximale Übergangsrate eines digitalen Signals minde stens um einen Faktor von 2. Mit der Übergangsspaltungsvor richtung der vorliegenden Erfindung wird ein Hochfrequenz signal unterteilt in zwei äquivalente Signale mit niedriger Frequenz ohne den Verlust jeglicher Informationen, ein schließlich Übergangszeitgebungsinformationen. Die Über gangsspaltungsvorrichtung kann in Kaskade geschaltet wer den, um größere Reduzierungen bei den maximalen Übergangs raten zu erreichen.

Bei einem Aspekt der vorliegenden Erfindung ist eine Über gangsspaltungsvorrichtung zum Reduzieren einer Übergangsra te eines digitalen Signals, während die relative Übergangs zeitgebung des digitalen Signals beibehalten wird, vorgese hen. Die Vorrichtung der vorliegenden Erfindung umfaßt ein Eingangstor, das das digitale Signal empfängt, eine Mehr zahl von K Ausgangstoren, wobei K eine gerade Zahl ist, die größer oder gleich ist wie 2, und einen Spalter, der zwi schen das Eingangstor und die K Ausgangstore geschaltet ist. Der Spalter (Splitter) erzeugt an jedem Ausgangstor ein anderes Ausgangssignal mit Übergängen, die dem Auftre ten eines speziellen Übergangstyps in dem digitalen Signal entsprechen. Somit weist jedes Ausgangssignal einen Bruch teil der Daten- oder Übergangsrate des digitalen Signals auf und als solches weist jedes Ausgangssignal einen Bruch teil der Anzahl von Übergängen und einen Bruchteil der Übergangszeitgebung in dem digitalen Signal auf. Angenom men, daß keine Übergangstypen, die in dem digitalen Signal vorliegen, ignoriert werden, ist die Bruchteilübergangsrate proportional zu der Anzahl K der Ausgangssignale, die durch den Spalter geliefert werden.

Bei einem Ausführungsbeispiel der Übergangsspaltungsvor richtung ist K gleich 2 und der Spalter umfaßt zwei Daten- oder D-Latches und einen Invertierer, der mit dem Freigabe eingang von einem der Latches verbunden ist. Jeder Daten latch erzeugt ein unterschiedliches Ausgangssignal, das be züglich der Übergangsrate des digitalen Signals eine redu zierte Übergangsrate aufweist. Das digitale Eingangssignal wird an einem ersten Latchfreigabeeingang eines ersten der Latches empfangen, und dem Invertierer, der mit dem Freiga beeingang eines zweiten der Latches verbunden ist. Das Ein gangssignal umfaßt unterschiedliche Übergangstypen, wie z. B. einen Übergang von einem niedrigen logischen Zustand zu einem hohen logischen Zustand und einen Übergang von einem hohen logischen Zustand zu einem niedrigen logischen Zu stand. Ein weiterer Übergangstyp kann die Zeitgebung oder das Auftreten eines speziellen Übergangs sein. Die Aus gangssignale von den Datenlatches weisen jeweils einen un terschiedlichen Satz von Übergängen auf, die dem Auftreten und/oder den Typen von Übergängen in dem Eingangssignal entsprechen. Ein Übergangstyp aktiviert den ersten Daten latch und deaktiviert den zweiten Datenlatch, so daß der aktivierte erste Latch in seinem jeweiligen Ausgangssignal einen Übergang erzeugt. Ein anderer zweiter Übergangstyp aktiviert den zweiten Datenlatch und deaktiviert den ersten Datenlatch, so daß in dem Ausgangssignal des aktivierten zweiten Latches ein Übergang erzeugt wird. Die Summe der reduzierten Übergangsraten (oder die Anzahl von Übergängen pro Zeiteinheit) des ersten Ausgangssignals und des zweiten Ausgangssignals ist gleich wie die Übergangsrate des ur sprünglichen digitalen Eingangssignals, das abhängig von der Anwendung verarbeitet oder von dem zu testenden Gerät getestet wird.

Bei anderen Ausführungsbeispielen der Übergangsspaltervor richtung ist K gleich 2 und der Spalter umfaßt entweder zwei Daten-Flip-Flops oder zwei Umschalt-Flip-Flops. Gleichartig zu dem Datenlatchausführungsbeispiel taktet ein Übergangstyp in dem digitalen Eingangssignal ein erstes der Flip-Flops, aber nicht das andere, so daß das Ausgangssi gnal von dem getakteten Flip-Flop einen Übergang aufweist, der dem Auftreten dieses Übergangstyps entspricht. Ein an derer Übergangstyp in dem Eingangssignal taktet ein zweites der Flip-Flops, aber nicht das erste, so daß das Ausgangs signal von dem getakteten zweiten Flip-Flop einen Übergang aufweist, der dem Auftreten dieses anderen Übergangstyps entspricht.

Bei einem weiteren Aspekt der vorliegenden Erfindung ist eine Übergangsspaltervorrichtung vorgesehen, die K Aus gangssignale erzeugt, wobei K vorzugsweise größer als 2 ist. Gemäß diesem Ausführungsbeispiel umfaßt der Übergangs spalter ein Eingangstor, das ein digitales Signal empfängt, K Ausgangstore und K Spalter, die als eine Kaskade mitein ander verbunden sind. Jedes der K Ausgangssignale umfaßt einen Bruchteil der Anzahl von Übergängen, der proportional zu K ist, während die relative Zeitgebung der Übergänge in dem digitalen Signal beibehalten wird. Bei einem Ausfüh rungsbeispiel sind die Spalter transparente Datenlatches, die jeweils einen Dateneingang, einen Freigabeeingang und einen Ausgang umfassen. Das Eingangstor ist mit jedem der Latchfreigabeeingänge verbunden, so daß der Freigabeeingang jedes zweiten Latches invertiert mit dem Eingangstor ver bunden ist. Der Ausgang jedes Latches ist mit einem anderen der K Ausgangstore verbunden. Zusätzlich ist jeder Ausgang eines ersten Latch zu einem K-1 Latch ferner mit dem Daten eingang eines jeweiligen nachfolgend benachbarten Latch in der Kaskade verbunden, während der Ausgang des K-ten Lat ches ferner invertiert mit dem Dateneingang des ersten Latch verbunden ist.

Bei noch einem weiteren Aspekt der vorliegenden Erfindung ist ein erstes Verfahren und ein zweites Verfahren zum Übergangsspalten eines digitalen Signals vorgesehen. Jedes Verfahren spaltet das digitale Eingangssignal in eine Mehr zahl von Ausgangssignalen, die weiter verarbeitet werden können, beispielsweise entweder durch eine Prüfeinrichtung oder eine Kommunikationsdigitalsignalverarbeitungseinrich tung. Das Eingangssignal weist eine Anzahl von Übergängen pro Sekunde auf. Jedes Ausgangssignal weist einen Bruchteil der Anzahl von Übergängen pro Sekunde des Eingangssignals auf. Das erste Verfahren umfaßt die Schritte des Erfassens eines Übergangs in dem Eingangssignal und des Bestimmens des Typs des erfaßten Übergangs. Eines einer Mehrzahl von Ausgangssignalen wird ausgewählt, um dem Übergangstyp zu entsprechen, und in dem gewählten Ausgangssignal wird ein Ausgangsübergang erzeugt. Die Schritte des Erfassens, Bestimmens, Auswählens und Erzeugens werden für jeden Über gang in dem Eingangssignal wiederholt, so daß die relative Zeitgebung von jedem der Übergänge in dem Eingangssignal beibehalten wird.

Das zweite Verfahren gemäß der Erfindung umfaßt die Schrit te des Auswählens eines Ausgangssignals von der Mehrzahl von Ausgangssignalen, des Erfassens eines Übergangs in dem Eingangssignal und des Erzeugens eines Ausgangsübergangs in dem ausgewählten Ausgangssignal, das dem erfaßten Eingangs signalübergang entspricht. Die obigen Schritte werden für eine Anzahl von Übergängen in dem digitalen Eingangssignal wiederholt, so daß eine relative Zeitgebung der Übergänge in dem digitalen Signal beibehalten wird. Die Anzahl der Übergänge, die erfaßt werden, können alle Übergänge oder weniger als alle Übergänge in dem digitalen Eingangssignal sein. Wenn weniger als alle Übergänge in dem Eingangssignal erfaßt sind, können die Verfahrensschritte wiederholt wer den, um diejenigen Übergänge zu erfassen, die ursprünglich nicht erfaßt wurden.

Bei noch einem anderen Ausführungsbeispiel der vorliegenden Erfindung ist ein System oder eine Kaskade von Übergangs spaltervorrichtungen vorgesehen. Das System spaltet ein di gitales Eingangssignal in eine Mehrzahl von Ausgangssigna len, wobei jedes Ausgangssignal einen Bruchteil einer Über gangsrate des Eingangssignals aufweist. Das System umfaßt eine erste Lage von Übergangsspaltern mit einem ersten Ein gang, der das Eingangssignal empfängt, und zwei ersten Aus gängen. Die erste Lage von Übergangsspaltern erzeugt unter schiedliche erste Ausgangssignale. Die Ausgangssignale der ersten Lage weisen jeweils eine Hälfte der Übergangsrate des Eingangssignals auf. Das System umfaßt ferner ein Paar von zweiten Lagen von Übergangsspaltern. Jeder zweite Über gangsspalter weist einen zweiten Eingang und zwei zweite Ausgänge auf. Jedes Ausgangssignale der ersten Lage wird durch einen anderen der zweiten Lageneingänge empfangen. Beide der Übergangsspalter der zweiten Lage erzeugen zwei unterschiedliche Ausgangssignale der zweiten Lage. Die Aus gangssignale der zweiten Lage weisen jeweils ein Viertel der Übergangsrate des ursprünglichen Eingangssignals auf. Das System der Übergangsspalter weist 2^M Ausgänge auf, wo bei M die Anzahl von Lagen ist. Jedes Ausgangssignal von einem Systemausgang weist einen Bruchteil der Übergangsrate des ursprünglichen digitalen Eingangssignals auf, die pro portional zu 2^M ist und behält die relative Zeitgebung der Übergänge in dem ursprünglichen Eingangssignal bei.

Bei noch einem weiteren Aspekt der Erfindung ist ein Ver fahren zum Reduzieren der Übergangsrate eines digitalen Si gnals vorgesehen. Das Verfahren umfaßt die Schritte des in Kaskadeschaltens einer Mehrzahl von Übergangsspaltern in einer Anzahl von Lagen, und des Reduzierens der Übergangs rate durch einen Reduzierungsfaktor der gleich ist zu 7 in den Ausgangssignalen, wobei M die Anzahl der Lagen ist, während die relative Übergangszeitgebung des digitalen Si gnals beibehalten wird. Jede Lage umfaßt eine zunehmende Zahl von Spaltern pro Lage und die Ausgangssignale von ei nem Spalter in einer Lage werden die Eingangssignale zu zwei unterschiedlichen Spaltern in einer benachbarten grö ßeren Lage.

Die verschiedenen Merkmale und Vorteile der vorliegenden Erfindung werden mit Bezugnahme auf die folgende detail lierte Beschreibung in Verbindung mit den beiliegenden Zeichnungen besser verständlich, wobei gleiche Bezugszei chen gleiche Strukturelemente bezeichnen.

Bevorzugte Ausführungsbeispiele der vorliegenden Erfindung werden nachfolgend Bezug nehmend auf die beiliegenden Zeichnungen näher erläutert. Es zeigen:

Fig. 1A ein Blockdiagramm eines herkömmlichen Lösungsan satzes zum Reduzieren der Frequenz eines Taktsi gnals unter Verwendung eines Frequenzteilers;

Fig. 1B ein Zeitgebungsdiagramm eines Signals mit einer reduzierten Übergangsrate unter Verwendung eines herkömmlichen Abtastlösungsansatzes;

Fig. 1C ein schematisches Diagramm einer herkömmlichen Vorrichtung zum Abtasten des Signals von Fig. 1B;

Fig. 2A ein Blockdiagramm einer Übergangsspaltungsvor richtung der vorliegenden Erfindung zum Spalten eines digitalen Signals;

Fig. 2B ein Zeitgebungsdiagramm der Beziehung zwischen Übergängen in einem Eingangssignal und Übergängen in einem Paar von Ausgangssignalen, die durch die Übergangsspaltungsvorrichtung von Fig. 2A erzeugt werden;

Fig. 3 ein Ausführungsbeispiel einer Übergangsspalter vorrichtung gemäß der vorliegenden Erfindung, die D-Typ-Latches verwendet;

Fig. 4 ein weiteres Ausführungsbeispiel einer Übergangs spaltervorrichtung gemäß der vorliegenden Erfin dung, die D-Typ-Flip-Flops verwendet;

Fig. 5 noch ein weiteres Ausführungsbeispiel einer Über gangsspaltervorrichtung der vorliegenden Erfin dung, die Umschalt-Typ-Flip-Flops verwendet;

Fig. 6 ein Blockdiagramm einer Zwei-Lagen-Kaskade von drei Übergangsspaltervorrichtungen der vorliegen den Erfindung;

Fig. 7 ein Blockdiagramm eines Übergangsspalters der vorliegenden Erfindung mit K Ausgängen, wobei K eine gerade Zahl ist;

Fig. 8 ein Flußdiagramm eines Verfahrens zum Übergangs spalten der vorliegenden Erfindung; und

Fig. 9 ein Flußdiagramm eines weiteren Verfahrens zum Übergangsspalten der vorliegenden Erfindung.

Die vorliegende Erfindung ist eine neuartige Vorrichtung und ein Verfahren zum Reduzieren einer maximalen Übergangs rate eines digitalen Signalverlaufsignals. Insbesondere be halten die Vorrichtung und das Verfahren der vorliegenden Erfindung Zeitgebungsinformationen bei, die den Zustands übergängen in dem digitalen Signalverlauf des Signals zuge ordnet sind. Das Verfahren und die Vorrichtung sind auf das Testen von digitalen Hochgeschwindigkeitsgeräten anwendbar, insbesondere das Testen mit Prüfinstrumenten. Zusätzlich sind das Verfahren und die Vorrichtung anwendbar auf das Verarbeiten von digitalen Hochgeschwindigkeitssignalen durch nachgeschaltete Komponenten mit geringerer Geschwin digkeit. Der Einfachheit halber konzentriert sich die nach folgende Erörterung auf das Verfahren und die Vorrichtung der vorliegenden Erfindung, wie sie auf das Testen eines zu testenden Geräts (DUT) mit einer Prüfeinrichtung oder einer automatischen Prüfeinrichtung (ATE; ATE = automated test equipment) angewendet werden. Diese Erörterung ist jedoch gleichermaßen anwendbar auf digitale Signalverarbeitung durch nachgeschaltete Komponenten bei Kommunikationsanwen dungen. Ein Fachmann auf diesem Gebiet wird die Äquivalenz einer Prüfeinrichtung und jeder anderen nachgeschalteten Komponente erkennen, die ein digitales Hochgeschwindig keitssignal von einem digitalen Gerät empfängt.

Die Übergangsspaltervorrichtung der vorliegenden Erfindung erzeugt aus einem einzigen Eingangssignal zwei Ausgangssi gnale. Ein erstes Ausgangssignal stellt ungeradzahlige Übergänge dar, während ein zweites Ausgangssignal geradzah lige Übergänge darstellt. Die Zeitunterschiede zwischen den Übergängen in dem ersten Ausgangsignal sind gleich wie die Zeitunterschiede zwischen den ungeradzahligen Übergängen in dem Eingangssignal. Die Zeitunterschiede zwischen den Über gängen in dem zweiten Ausgangssignal sind gleich wie die Zeitunterschiede zwischen den geradzahligen Übergängen in dem Eingangssignal. Darüber hinaus reflektiert die relative Zeitgebung zwischen den Übergängen in dem ersten und dem zweiten Ausgangssignal die relative Zeitgebung zwischen den Übergängen in dem Eingangssignal.

Um den Betrieb der Übergangsspaltervorrichtung der vorlie genden Erfindung besser zu verstehen, betrachte man ein Beispiel, das in Fig. 2A und 2B dargestellt ist. Fig. 2A stellt ein Blockdiagramm einer Übergangsspaltervorrichtung 100 der vorliegenden Erfindung zusammen mit einer typischen ATE 101 dar. Der Übergangsspalter 100 umfaßt ein Eingangs tor, ein erstes und ein zweites Ausgangstor und einen Spal ter, der zwischen das Eingangstor und das erste und zweite Ausgangstor geschaltet ist. Die Vorrichtung 100 wirkt auf einem beispielhaften Eingangssignal S_in, um ein erstes Aus gangssignal S_a und ein zweites Ausgangssignal S_b zu erzeu gen. Die Ausgangssignale S_a und S_b weisen aufgrund der Ak tion des Übergangsspalters 100 eine niedrigere maximale Übergangsrate auf als das Eingangssignal S_in. Die ATE 101 empfängt und verarbeitet das Paar von Ausgangssignalen S_a und S_b. Fig. 2B stellt die Beziehung zwischen den Übergän gen in dem Eingangssignal S_in und dem ersten und dem zwei ten Ausgangssignal S_a und S_b dar.

Wenn das Eingangssignal S_in mit Bezugnahme auf Fig. 2B an einen Eingang der Übergangsspaltervorrichtung 100 angelegt wird, beginnt der Übergangsspalter damit, Übergänge (d. h. Änderungen in dem logischen Zustand) in dem Eingangssignal S_in zu suchen. Auf das Erfassen eines ersten Übergangs t₁ hin erzeugt der Übergangsspalter 100 einen ersten Übergang t_a1 in dem ersten Ausgangssignal S_a. Falls beispielsweise angenommen wird, daß das erste Ausgangssignal S_a an einem niedrigen Zustand "0" beginnt, wie es in Fig. 2B darge stellt ist, dann bewirkt der Übergangsspalter 100, daß das erste Ausgangssignale S_a auf das Erfassen eines ersten Übergangs t₁ hin von dem niedrigen Zustand "0" zu einem ho hen Zustand "1" übergeht. Auf das Erfassen eines zweiten Übergangs t₂ in dem Signal S_in hin erzeugt der Übergangs spalter 100 einen ersten Übergang t_b1 in dem zweiten Aus gangssignal S_b. Ein dritter Übergang t₃ im dem Signal S_in führt zu einem zweiten Übergang t_a2 in dem ersten Ausgangs signale S_a, während ein vierter Übergang t₄ zu einem zwei ten Übergang t_b2 in dem zweiten Ausgangssignale S_b führt. Der Prozeß wiederholt sich für alle Übergänge in dem Ein gangssignal S_in, so daß Übergänge in dem ersten Ausgangssi gnal S_a ungeradzahligen Übergängen entsprechen, und Über gänge in dem zweiten Ausgangssignal S_b ungeradzahligen Übergängen in dem Eingangssignal S_in entsprechen.

Die relative Zeitgebung der Übergänge in dem ersten Signal S_a und dem zweiten Signal S_b, die durch den Übergangsspal ter 100 erzeugt werden, entsprechen der relativen Zeitge bung der jeweiligen Übergänge in dem Eingangssignal S_in. Mit entsprechen ist gemeint, daß der Zeitunterschied zwi schen einem Paar von Übergängen in dem ersten Signal S_a oder dem zweiten Signal S_b gleich ist wie der Zeitunter schied zwischen den entsprechenden Übergängen in dem Ein gangssignal S_in. Darüber hinaus ist der relative Zeitunter schied zwischen einem Paar von Übergängen, einem in dem er sten Ausgangssignal S_a und einem in dem zweiten Ausgangssi gnal S_b gleich wie der Zeitunterschied zwischen zwei ent sprechenden Übergängen in dem Eingangssignal S_in.

Mit erneuter Bezugnahme auf das in Fig. 2A und 2B darge stellte Beispiel ist der Zeitunterschied zwischen den Über gängen t_a1 und t_a2 des ersten Ausgangssignals S_a gleich wie der Zeitunterschied zwischen den Übergängen t₁ und t₃ des Eingangssignals S_in. Gleichartig dazu ist der Zeitunter schied zwischen den Übergängen t_b1 und t_b2 des zweiten Aus gangssignals S_b gleich wie der Unterschied zwischen den Übergängen t₂ und t₄ des Eingangssignals S_in. Ferner ist der Zeitunterschied zwischen den Übergängen t_a2 und t_b2 des er sten Ausgangssignals S_a bzw. des zweiten Ausgangssignals S_b gleich wie der Zeitunterschied zwischen den Übergängen t₃ und t₄ des Eingangssignals S_in. Somit behält der Übergangs spalter 100 der vorliegenden Erfindung die Zeitgebungsin formationen aller Übergänge in dem Zeitgebungssignal S_in bei, wenn er die Ausgangssignale S_a und S_b erzeugt.

Der Übergangsspalter 100 der vorliegenden Erfindung redu ziert außerdem die maximale Übergangsrate der Ausgangssi gnale S_a und S_b um einen Faktor von 2 bezüglich der Über gangsrate des Eingangssignals S_in. Jeder andere Übergang in dem Eingangssignal S_in erzeugt schließlich einen einzigen Übergang in nur einem der Ausgangssignale.

Wie es in Fig. 2A dargestellt ist, können die beiden Aus gangssignale S_a und S_b mit einer niedrigeren Übergangsrate durch zwei parallele Kanäle einer ATE unabhängig und paral lel verarbeitet werden. Die beiden parallelen Kanäle CH₁ und CH₂ müssen nur in der Lage sein, Übergangsraten handzuhaben, die eine Hälfte derjenigen des Eingangssignals S_in sind. Nachfolgendes Verarbeiten innerhalb der ATE kann verwendet werden, um die beiden Sätze von Übergangszeitda ten, die durch die parallelen Kanäle CH₁ und CH₂ erzeugt werden, neu zu integrieren, und dadurch die Extraktion aller Zeitgebungsdaten zu ermöglichen, die dem ursprünglichen Eingangssignal S_in zugeordnet sind. Bei einer Kommunikationsanwendung wird die ATE 101 ersetzt durch Komponenten für digitale Signalverarbeitung. Die nachgeschalteten Komponenten sind leichter in der Lage, die Ausgangssignale S_a und S_b mit einer niedrigen Übergangsrate der vorliegenden Erfindung zu verarbeiten.

Es sollte angemerkt werden, daß die Erörterung hier oben sich auf Zeitgebungsunterschiede von Übergängen als "gleich" bezogen hat. Dies läßt vermuten, daß ideale Kompo nenten verwendet werden, um den Übergangsspalter 100 zu im plementieren. Ein Fachmann auf diesem Gebiet würde erken nen, daß der Grad der Gleichheit von den Zeitgebungscharak teristika der Geräte abhängt, die verwendet werden, um den Übergangsspalter 100 zu implementieren. Sehr gute Annähe rungen an die Gleichheit, die zumindest für Test- und Meß zwecke ausreichen, können in der Praxis leicht erreicht werden. Der Schutzbereich der Erfindung ist jedoch nicht auf gleiche Zeitgebungsunterschiede von Übergängen be grenzt.

Fig. 3 stellt ein Blockdiagramm eines Ausführungsbeispiels der Übergangsspaltervorrichtung 100 der vorliegenden Erfin dung dar. Bei diesem Ausführungsbeispiel umfaßt der Spalter ein erstes Latch 102 und ein zweites Latch 104. Jedes Latch 102, 104 weist einen Dateneingang D, einen Freigabeeingang G und einen Ausgang Q auf. Der Spalter des Übergangsspal ters 100 umfaßt ferner einen ersten Invertierer 106 und ei nen zweiten Invertierer 108. Ein Eingangssignal S1, wird an den Freigabeeingang G des ersten Latch 102 und an einen Eingang des ersten Invertierers 106 angelegt. Der Ausgang des ersten Invertierers 106 ist mit dem Freigabeeingang G des zweiten Latch 104 verbunden. Der Ausgang des ersten Latch 102 ist mit dem Dateneingang D des zweiten Latch 104 verbunden. Der Ausgang Q des zweiten Latch 104 ist mit ei nem "Eingang des zweiten Invertierers 108 verbunden. Der Ausgang des zweiten Invertierers 108 ist mit dem Datenein gang D des ersten Latch 102 verbunden. Wenn das Eingangssi gnal S_in angelegt wird, wird das Signal S_a an dem Ausgang Q des ersten Latch 102 erzeugt, während das Signal S_b an dem Ausgang Q des zweiten Latch 104 erzeugt wird.

Die Latches 102, 104 sind in der Technik als transparente Datenlatches bekannt. Wenn sie aktiviert sind, ist der aus gegebene logische Zustand der Latches 102, 104 gleich wie der eingegebene logische Zustand, der an dem Dateneingang D vorliegt. Wenn sie deaktiviert sind, ist der ausgegebene logische Zustand der Latches 102, 104 der logische Zustand, der an dem Dateneingang während der letzten Periode, in der die Latches 102, 104 aktiviert waren, vorlag. Falls bei spielsweise ein logisch hoher Zustand "H" an den Freigabe eingang G eines Datenlatch 102, 104 angelegt wird, folgt der Ausgang Q jedes Latches 102, 104 dem logischen Zustand des Dateneingangs D. Wenn ein logisch niedriger Zustand "L" dann an den Freigabeeingang G der Latches 102, 104 angelegt wird, bleibt der logische Zustand des Ausgangs Q stabil, unabhängig von dem logischen Zustand, der an den Datenein gang D angelegt wird.

Angenommen, das Eingangssignal S_in an dem Freigabeeingang G und die zwei Ausgangssignale S_a und S_b an den Ausgängen Q des ersten bzw. des zweiten Latches 102, 104 werden zu ei nem logisch niedrigen Zustand gezwungen, der hierin nach folgend als "0" dargestellt ist, und ferner wird angenom men, daß eine "1" für die Zwecke der folgenden Erörterung einen logisch hohen Zustand darstellt.

Ein erster Übergang von dem logischen Zustand "0" zu dem logischen Zustand "1" in dem Eingangssignal S_in aktiviert das erste Latch 102 und deaktiviert das zweite Latch 104. Das Ausgangssignal des zweiten Latch 104, anfangs ein logi scher Zustand "0", wird durch den zweiten Invertierer 108 zu einem logischen Zustand "1" umgewandelt, und da das er ste Latch 102 aktiviert ist, breitet sich die logische "1" durch das Latch 102 zu dem Ausgang Q aus. Die Ausbreitung der logischen "1" durch das erste Latch 102 bewirkt, daß ein Übergang von einer logischen "0" zu einer logischen "1" in dem Ausgangssignal S_a erzeugt wird. Da das zweite Latch 104 deaktiviert ist, tritt zu diesem Zeitpunkt in dem Aus gangssignal S_b kein Übergang auf.

Ein zweiter Übergang in dem Eingangssignal S_in ist von der logischen "1" zu einer logischen "0" und bewirkt, daß das erste Latch 102 deaktiviert wird und das zweite Latch 104 aktiviert wird. Das Deaktivieren des ersten Latch 102 be wirkt, daß dessen Ausgang Q bei der logischen "1" bleibt. Kurz vor dem Logische-"1"-zu-Logische-"0"-Übergang wird der Ausgang Q des zweiten Latch 104 eine logische "0". Da die logische "1" an dem Dateneingang D des zweiten Latch 104 vorliegt, wenn sie durch den zweiten Übergang in dem Ein gangssignal S_in aktiviert wird, breitet sich die logische "1" durch das zweite Latch 104 aus und erzeugt einen Logi sche-"0"-zu-Logische-"1"-Übergang in dem Ausgangssignal S_b. Das Ausgangssignal S_a ändert sich an diesem Punkt nicht, da das erste Latch 102 deaktiviert ist.

Ein dritter Übergang in dem Eingangssignal S_in ist von der logischen "0" zu einer logischen "1". Dieser Übergang akti viert das erste Latch 102 und deaktiviert das zweite Latch 104. Das zweite Latch 104 hält die logische "1" an seinem Ausgang Q, der durch die Aktion des zweiten Invertierers 108 die logische "0" dem Dateneingang D des ersten Latch 102 präsentiert. Die logische "1" breitet sich durch das erste Latch 102 aus und bewirkt einen Logische-"1"-zu- Logische-"0"-Übergang in dem Signal S_a. Ein vierter Über gang bewirkt gleichartig dazu einen Logische-"1"-zu- Logische-"0"-Übergang in dem Ausgangssignal S_b. Somit er zeugt der Übergangsspalter 100, der in Fig. 3 dargestellt ist, einen Übergang in dem Ausgangssignal S_a für alle unge radzahligen Übergänge in dem Eingangssignal S_in und erzeugt einen Übergang in dem Ausgangssignal S_b für alle geradzah ligen Übergänge in dem Eingangssignal S_in.

Ein Fachmann auf diesem Gebiet würde ohne weiteres erken nen, daß es mehrere alternative, aber äquivalente Formen des Spalters des Übergangsspalters 100 gibt. Einige Latches liefern beispielsweise sowohl einen Ausgang Q' als auch ei nen invertierten Ausgang Q'. Eine äquivalente Form des Übergangsspalters 100 könnte aufgebaut werden, wobei ein beide der Latches die beiden Ausgangstypen (Ausgang Q und invertierter Ausgang Q') aufweisen, und den zweiten Inver tierer 108 auslassen. Der invertierte Ausgang Q' des zwei ten Latch 104' wird dann mit dem Dateneingang D des ersten Latch 102, 102' verbunden. Alle solchen äquivalenten Formen liegen innerhalb des Schutzbereichs der vorliegenden Erfin dung.

Fig. 4 stellt ein weiteres Ausführungsbeispiel des Über gangsspalters 100' der vorliegenden Erfindung dar. Bei die sem Ausführungsbeispiel umfaßt der Spalter ein erstes Flip- Flop 112 und ein zweites Flip-Flop 114. Das erste Flip-Flop 112 und das zweite Flip-Flop 114 weisen jeweils einen Da teneingang D, einen Takteingang, einen Ausgang Q und einen invertierten Ausgang Q' auf. Der invertierte Ausgang Q' er zeugt einen logischen Zustand, der das Inverse des logi schen Zustands an dem Ausgang Q ist. Die Flip-Flops sind sogenannte "Daten-Flip-Flops" oder "D-Flip-Flops". Wie es Standardpraxis ist, wird der Takteingang in dem in Fig. 4 dargestellten Blockdiagramm durch das Dreieck angezeigt. Der Spalter des Übergangsspalters 100' umfaßt ferner einen Invertierer 116. Ein Eingangssignal S_in wird an den Takt eingang des ersten Flip-Flops 112 und an einen Eingang des Invertierers 116 angelegt. Ein Ausgang des Invertierers 116 ist mit dem Takteingang des zweiten Flip-Flops 114 verbun den. Der invertierte Ausgang Q' des ersten Flip-Flops 112 ist mit dem Dateneingang D des ersten Flip-Flops 112 ver bunden. Der invertierte Ausgang Q' des zweiten Flip-Flops 114 ist mit dem Dateneingang D des zweiten Flip-Flops 114 verbunden. Das Ausgangssignal S_in wird durch den Ausgang Q des ersten Flip-Flops 112 erzeugt, während das Ausgangssi gnal S_b durch den Ausgang Q des zweiten Flip-Flops 114 er zeugt wird.

Um den Betrieb des Übergangsspalters 100' zu verstehen, nehme man an, daß das Eingangssignal S_in und die Ausgangs signale S_a und S_b an einer Niedrigzustand- "0" beginnen, ein erster Übergang von der logischen "0" zu einer logi schen "1" in dem Signal S1, taktet das erste Flip-Flop 112. Wenn es getaktet ist, überträgt das erste Flip-Flop 112 die logische "1", die durch den invertierten Ausgang Q', der an seinem Dateneingang D vorliegt, erzeugt wird, zu seinem Ausgang Q, was zu einem Logische-"0"-zu-Logische-"1"- Übergang in dem Signal S_a führt. Gleichzeitig geht der in vertierte Ausgang Q' des ersten Flip-Flops 112 von der lo gischen "1", die vor dem Takten vorliegt, zu der logischen "0" über. Ein zweiter Übergang in dem Signal S_in ist von der logischen "1" zu einer logischen "0", die das zweite Flip-Flop 114 taktet, aufgrund des Vorliegens des Invertie rers 116 an dem Takteingang des zweiten Flip-Flops 114. Wenn es getaktet ist, überträgt das zweite Flip-Flop 114 die logische "1" an seinem Dateneingang D zu seinem Ausgang Q, was zu einem Logische-"0"-zu-Logische-"1"-Übergang in dem Signal S_b führt. Gleichzeitig geht der invertierte Aus gang Q' des zweiten Flip-Flops 114 von der logischen "1", die vor dem Takten vorliegt, zu der logischen "0" über. Ein dritter Übergang in dem Eingangssignal S_in ist von der lo gischen "0" zu der logischen "1", die das erste Flip-Flop 112 erneut taktet, usw. Noch ein weiteres Ausführungsbeispiel des Übergangsspalters 100" der vorliegenden Erfindung ist in Fig. 5 dargestellt. Der Spalter umfaßt ein erstes Umschalt- oder T-Flip-Flop 122, ein zweites Umschalt-Flip-Flop 124 und einen Invertie rer 126. Jedes der Umschalt-Flip-Flops 122, 124 weist einen Takteingang auf, der als Dreieck dargestellt ist, und einen Ausgang Q. Der Ausgangszustand eines Umschalt-Flip-Flops ändert sich jedesmal zu einem komplementären Zustand, wenn das Flip-Flop getaktet wird (d. h. logische "0" zu logische "1" oder logische "1" zu logische "0"). Das Eingangssignal S_in wird an den Takteingang des ersten Umschalt-Flip-Flops 122 und an einen Eingang des Invertierers 126 angelegt. Ein Ausgang des Invertierers ist mit dem Takteingang des zwei ten Umschalt-Flip-Flops 124 verbunden. Der Ausgang Q des ersten Umschalt-Flip-Flops erzeugt das Signal S_a, während der Ausgang Q des zweiten Umschalt-Flip-Flops 124 das Si gnal S_b erzeugt. Der Übergangsspalter 100" ist äquivalent zu dem Übergangsspalter 100', aber allgemeiner als dersel be, da die Verbindungskonfiguration von jedem der beiden D- Flip-Flops 112, 114 in dem Übergangsspalter 100' eine Mög lichkeit zum Implementieren eines Umschalt-Flip-Flops ist, die in der Technik bekannt ist.

Angenommen, daß das Eingangssignal S_in und die Ausgangssi gnale S_a und S_b wie vorher mit einer Niedrigzustand "0" be ginnen, taktet ein erster Übergang von der logischen "0" zu einer logischen "1" in dem Signal S_in das erste Umschalt- Flip-Flop 122. Wenn es getaktet ist, ändert das erste Um schalt-Flip-Flop 122 seinen Ausgangszustand von der logi schen "0" zu der logischen "1" und führt somit einen Über gang in das Signal S_a ein. An einem zweiten Übergang in dem Signal S_in (von der logischen "1" zu einer logischen "0") wird das zweite Umschalt-Flip-Flop 124 getaktet. Wenn es getaktet ist, ändert das zweite Umschalt-Flip-Flop 124 sei nen Ausgangszustand von der logischen "0" zu einer logi schen "1" und führt somit einen Übergang in das Signal S_b ein. An dem nächsten Logische-"0"-zu-Logische-"1"-Übergang wird das erste Umschalt-Flip-Flop 122 getaktet und schaltet seinen Ausgangszustand um, während an dem nächsten Logi sche-"1"-zu-Logische-"0"-Übergang das zweite Umschalt-Flip- Flop 124 getaktet wird und seinen Ausgangszustand umschal tet.

Vorteilhafterweise kann die Übergangsspaltervorrichtung 100, 100', 100" der vorliegenden Erfindung in Kaskade ge schaltet werden, um den Betrag der Übergangsratenreduzie rung, die realisiert wird, zu erhöhen. Eine einzige Über gangsspaltervorrichtung 100, 100', 100" reduziert die ma ximale Übergangsrate um einen Faktor von 2. Das Hinzufügen einer zweiten Lage von Übergangsspaltervorrichtungen 100, 100', 100" nach einer ersten Übergangsspaltervorrichtung 100, 100', 100" erzeugt Ausgangssignale, die maximale Über gangsraten aufweisen, die um einen Faktor von 4 reduziert werden, im Vergleich zu der Übergangsrate des Eingangssi gnals S_in. Im allgemeinen ist der Übergangsratenreduzie rungsfaktor, der durch das Kaskadieren von Lagen von Über gangsspaltervorrichtungen 100, 100', 100" erreicht werden kann, gleich 2^M wobei M die Anzahl von Lagen ist. Fig. 6 stellt eine Kaskade von drei Übergangsspaltervorrichtungen 100, 100', 100" in M = zwei Lagen dar. Die Ausgangssignale S_a und S_b von Lage 1, die jeweils eine Hälfte der Über gangsrate des Eingangssignals S_in aufweisen, werden die Eingangssignale zu den Vorrichtungen 100, 100', 100" der Lage 2. Die Ausgangssignale S_a1, S_a2, S_b1 und S_b2 von Lage 2 weisen jeweils ein Viertel der Übergangsrate des Eingangs signal S_in auf, gemäß diesem Ausführungsbeispiel der in Kaskade geschalteten Vorrichtungen der vorliegenden Erfin dung.

Bei noch einem weiteren Aspekt der vorliegenden Erfindung ist eine Übergangsspaltervorrichtung 200 mit K Ausgängen vorgesehen, wobei K eine gerade Zahl ist, die größer oder gleich ist wie 2. Fig. 7 stellt ein Blockdiagramm der Über gangsspaltervorrichtung 200 dar. Die Übergangsspaltervor richtung 200 umfaßt K transparente Latches 202 ₁, 202 ₂, 202 ₃, . . ., 202 _K. Jedes der transparenten Latches 202 weist einen Dateneingang D, einen Freigabeeingang G und einen Ausgang Q auf. Ein Eingangstor des Übergangsspalters 200 ist mit dem Freigabeeingang G aller ungeradzahligen transparenten Lat ches 202 ₁, 202 ₃, . . ., 202 _K-1 verbunden. Das Eingangstor des Übergangsspalters 200 ist ferner invertiert mit dem Freiga beeingang G aller geradzahligen transparenten Latches 202 ₂, 202 ₄, . . ., 202 _K verbunden. Der Ausgang Q des ersten trans parenten Latch 202 ₁ ist mit dem Dateneingang D des zweiten transparenten Latch 202 ₂ verbunden. Der Ausgang Q des zwei ten Latch 202 ₂ ist mit dem Dateneingang D des dritten Latch 202 ₃ verbunden. Gleichartig dazu ist der Ausgang Q des dritten transparenten Latch 202 ₃ mit dem Dateneingang D des vierten Latch 202 ₄ verbunden, usw., bis das K-te Latch 202 _K erreicht ist. Der Ausgang Q des K-ten transparenten Latch 202 _K ist entweder unter Verwendung eines Invertierers 206 invertiert mit dem Dateneingang D des ersten transparenten Latch 202 ₁ verbunden, oder der K-te Latch 202 _K kann zwei Ausgänge Q und Q' umfassen, wobei der Ausgang Q' ein inver tierter Ausgang ist, der mit dem Dateneingang D des ersten transparenten Latch 202 ₁ verbunden ist.

Bei dem bevorzugten Ausführungsbeispiel ist das Eingangstor invertiert mit allen geradzahligen Latches 202 ₂, 202 ₄, . . ., 202 _K verbunden, unter Verwendung einer Mehrzahl von Inver tierern 204 zwischen dem Eingangstor und den Freigabeein gängen G der Latches 202. Ein erster Invertierer 204 ₁ der Mehrzahl ist zwischen das Eingangstor und den Freigabeein gang G des zweiten Latch 202 ₂ geschaltet, ein zweiter In vertierer 204 ₂ der Mehrzahl ist zwischen das Eingangstor und den Freigabeeingang G des vierten Latch 202 ₄ geschal tet, usw., einschließlich eines Invertierers 204 _K/2 auf dem Freigabeeingang des K-ten Latch 202 _K. Alternativ können ge radzahlige Latches 202 ₂, 202 ₄, . . ., 202 _K einen invertierten Freigabeeingang G' aufweisen, und die Mehrzahl von Inver tierern 204 kann ausgelassen werden. Gleichartig kann, wie oben erwähnt, ein Invertierer 206 verwendet werden, um den K-ten Ausgang Q mit dem Dateneingang D des ersten Latch 202 ₁ zu verbinden. Alternativ kann ein K-tes transparentes Latch 202 _K mit einem invertierten Ausgang Q' verwendet wer den, und der Invertierer 206 kann ausgelassen werden.

Um den Betrieb der Übergangsspaltervorrichtung 200 zu ver stehen, nehme man an, daß ein Eingangssignal S_in an das Eingangstor des Übergangsspalters 200 angelegt wird, und K Ausgangssignale S₁, S₂, . . ., S_K an den Ausgängen Q jedes der Latches 202 erzeugt werden. Man nehme außerdem an, daß das Eingangssignal S_in und die Ausgangssignale S₁, S_2, . . ., S_K alle mit einem logischen Zustand von "0" beginnen. Ein er ster Übergang in dem Eingangssignal S_in von "0" zu "1" ak tiviert die ungeradzahligen Latches 202 ₁, 202 ₃, . . ., 202 _K-1. Eine logische "1", die an dem Dateneingang D des ersten Latch 202 ₁ vorliegt, wird zu dem Ausgang Q des ersten Latch 202 ₁ übertragen, um einen Übergang in dem Ausgangssignal S₁ zu erzeugen. Der Übergang, der durch das erste Latch 202 ₁ erzeugt wird, rührt daher, daß das invertierte Ausgangssi gnal S_K von dem K-ten Latch 202 _K mit dem Dateneingang D des ersten Latch 202 ₁ verbunden ist. Alle anderen Ausgangssi gnale S₂, S₃, . . ., S_K bleiben durch den ersten Übergang un verändert. Ein zweiter Übergang in dem Eingangssignal S_in deaktiviert die ungeradzahligen Latches 202 ₁, 202 ₃, 202 _K-1 und aktiviert die geradzahligen Latches 202 ₂, 202 ₄, . . ., 202 _K-1. Eine logische "1", die an dem Dateneingang D des zweiten Latch 202 ₂ vorliegt, wird zu dem Ausgang Q des zweiten Latch 202 ₂ übertragen und induziert dadurch einen Übergang in dem Ausgangssignal S₂. Ein dritter Übergang ak tiviert wieder die ungeradzahligen Latches 202 ₁, 202 ₃, . . ., 202 _K-1 und deaktiviert die geradzahligen Latches 202 ₂, 202 ₄, . . ., 202 _K. Eine logische "1", die an dem Dateneingang D des dritten Latch 202 ₃ vorliegt, wird zu dem Ausgang Q des dritten Latch 202 ₃ übertragen und erzeugt dadurch einen Übergang in dem Ausgangssignal S₃. Diese Progression der Übergänge in den Ausgangssignalen S setzt sich fort, bis ein Übergang in dem K-ten Signal S_K erzeugt wird, und zu diesem Zeitpunkt liegt eine logische "0" an dem Datenein gang D des ersten Latch 202 ₁ vor. An dem nächsten Übergang in dem Eingangssignal S_in wird eine logische "0" zu dem Ausgang Q des ersten Latch 202 ₁ übertragen, und das Aus gangssignal S₁ geht von "1" zu "0" über. Jedes der Aus gangssignale S₁, . . ., S_K geht auf weiteren nachfolgenden Übergängen des Eingangssignals S_in gleichartig von "1" zu rück zu "0" über. Die Erzeugung von Übergängen in den Aus gangssignalen S von "0" zu "1" und zurück zu "0", die hier in oben beschrieben ist, wiederholt sich nach allen 2K Übergängen in dem Eingangssignal S_in.

Bei einem weiteren Aspekt der vorliegenden Erfindung ist ein erstes Verfahren 300 und ein zweites Verfahren 400 zum Übergangsspalten vorgesehen, um die maximale Übergangsrate eines digitalen Eingangssignals zu reduzieren. Fig. 8 stellt ein Flußdiagramm des Verfahrens 300 zum Übergangs spalten dar. Das Verfahren 300 umfaßt den Schritt des Er fassens eines Übergangs 302 in einem Eingangssignal. Das Verfahren 300 umfaßt ferner den Schritt des Bestimmens 304 eines Übergangstyps. Die Anzahl von Übergangstypen ist gleich oder geringer als die Anzahl von verfügbaren Aus gangssignalen. Das Verfahren 300 umfaßt ferner den Schritt des Auswählens 306 eines einer Mehrzahl von Ausgangssigna len und den Schritt des Erzeugens 308 eines Übergangs in dem ausgewählten der Mehrzahl von Ausgangssignalen. Die Schritte des Erfassens 302, Bestimmens 304, Auswählens 306 und Erzeugens 308 werden für jeden Übergang in dem Ein gangssignal wiederholt.

Man betrachte ein Beispiel des Verfahrens 300 zum Über gangsspalten, bei dem die Mehrzahl von Ausgangssignalen zwei Ausgangssignale S_a und S_b umfaßt. Die Übergänge in ei nem Eingangssignal S_in können in zwei Typen unterteilt wer den, beispielsweise ungeradzahlige Übergänge und geradzah lige Übergänge. Wenn ein Übergang erfaßt wird 302, wird der Typ entweder als gerade oder ungerade bestimmt 304. Falls bestimmt wird 304, daß der erfaßte 302 Übergang ein unge radzahliger Übergang ist, wird das Signal S_a ausgewählt 306 und in dem Signal S_a wird ein Übergang erzeugt 308. Falls andererseits bestimmt wird 304, daß der erfaßte 302 Über gang ein geradzahliger Übergang ist, wird das Signal S_b ausgewählt 306 und ein Übergang wird in dem Signal S_b er zeugt 308.

Bei einem weiteren Beispiel des Verfahrens 300 kann es zwei Signale in der Mehrzahl von Ausgangssignalen geben, und die Übergangstypen können dadurch unterschieden werden, ob sie Niedrig-zu-Hoch- ("0"-zu-"1"-) oder Hoch-zu-Niedrig- ("1"- zu-"0"-) Übergänge darstellen. Bei noch einem weiteren Bei spiel des Verfahrens 300 umfaßt die Mehrzahl von Ausgangs signalen mehr als zwei Ausgangssignale, beispielsweise fünf Ausgangssignale. Bei diesem Beispiel sind fünf Typen von Übergängen (z. B. 1 bis 5) verfügbar, um jeweils bei den fünf getrennten Ausgangssignalen 1 bis 5 verwendet zu wer den. Unter Verwendung dieses Beispiels von fünf Ausgangssi gnalen gemäß dem Verfahren 300 wird ein Übergang in dem Eingangssignal erfaßt 202. Die sequentielle Zahl des Über gangs wird bestimmt 304. Eines der fünf Ausgangssignale wird gewählt 306, in dem der bestimmte Übergang in dem Aus gangssignal für den gegebenen erfaßten Übergang in dem Ein gangssignal erzeugt wird 308. Eine Möglichkeit zum Zuweisen von Übergangstypen ist es, einen Übergangstyp 1 als ent sprechend zu erfaßten Übergängen in dem Eingangssignal mit der Nummer 1, 6, 11, 16, . . . zu definieren. Ein Übergangs typ 2 kann definiert werden als entsprechend zu den erfaß ten Übergängen in dem Eingangssignal mit der Zahl 2, 7, 12, 17, . . . Die Übergangstypen 3, 4 und 5 können auf ähnliche Weise zugeteilt werden. Herkömmlicherweise kann dann der Übergangstyp 1 auf das erste Ausgangssignal der Mehrzahl von fünf Ausgangssignalen bezogen werden, der Übergangstyp 2 auf das zweite Ausgangssignal der Mehrzahl usw. Wie die bestimmten Übergänge jedoch auf jeweilige Ausgangssignale bezogen werden, ist nicht auf die oben beschriebene Weise beschränkt, solange die jeweiligen bestimmten Übergänge wiederholt und fortlaufend an die gleichen Ausgangssignale angelegt werden.

Fig. 9 stellt ein Flußdiagramm des Verfahrens 400 zum Über gangsspalten eines digitalen Eingangssignals in eine Mehr zahl von Ausgangssignalen dar, die jeweils einen Bruchteil der Übergänge pro Zeiteinheit des digitalen Eingangssignals aufweisen. Das Verfahren 400 umfaßt den Schritt des Auswäh lens 402 eines Ausgangssignals von der Mehrzahl von verfüg baren Ausgangssignalen. Normalerweise ist das gewählte Aus gangssignal eines von P Ausgangssignalen, die für das Ver fahren verfügbar sind, wobei die Zahl P jede Ganzzahl sein kann. Das Verfahren 400 umfaßt ferner den Schritt des Er fassens 404 eines Übergangs in dem digitalen Eingangssi gnal, gefolgt von dem Schritt des Erzeugens 406 eines Über gangs in dem ausgewählten Ausgangssignal. Die Schritte des Auswählens 402, Erfassens 404 und Erzeugens 406 werden für jeden Übergang in dem Eingangssignal S_in wiederholt.

Bei dem bevorzugten Ausführungsbeispiel werden die P Aus gangssignale sequentiell ausgewählt, beginnend mit einem ersten Signal S₁ und fortschreitend, bis das P-te Signal S_P ausgewählt ist. Sobald das P-te Signal S_P ausgewählt ist, wiederholt sich der Auswahlprozeß und beginnt erneut mit dem ersten Signal S₁. Daher führt die Erfassung eines er sten Übergangs in dem Eingangssignal S_in zu der Erzeugung eines Übergangs in dem ersten Signal S₁, die Erfassung ei nes zweiten Übergangs in dem Eingangssignal S_in führt zu der Erzeugung eines Übergangs in dem ersten Signal S₂, usw., bis zu der Erfassung des P-ten Übergangs, die zu der Erzeugung eines Übergangs in dem P-ten Signal S_P führt. Die Erfassung des nächsten Übergangs in dem Eingangssignal führt erneut zu der Erzeugung eines Übergangs in dem ersten Signal S₁ und der oben beschriebene Prozeß wiederholt sich. Somit wird alle P Übergänge des Eingangssignal S_in ein Übergang in einem gegebenen Signal S erzeugt.

Das erste Verfahren 300 oder das zweite Verfahren 400 kön nen auf eine Weise verwendet werden, bei der einige Über gänge in dem Eingangssignal übersprungen und/oder ausgelas sen werden. Statt dem Erzeugen 308, 406 eines Übergangs in einem ausgewählten Ausgangssignal für jeden Übergang oder Übergangstyp in einem Eingangssignal S_in kann ein Übergang für jeden zweiten Übergang in dem Eingangssignal S_in er zeugt werden. In einigen Fällen kann es ausreichen, nur je den zweiten Übergang zu verarbeiten. Falls es andererseits für eine bestimmte Situation wichtig ist, daß alle Übergän ge als ein Übergang in zumindest einem der Ausgangssignale berücksichtigt werden, kann das Eingangssignal S_in für die ses Beispiel zweimal verarbeitet werden. Bei einer ersten Anwendung des Verfahrens 300 oder 400 können alle ungerad zahligen Übergänge in dem Eingangssignal S_in berücksichtigt werden. Bei einer zweiten Anwendung des Verfahrens 300 oder 400 können alle geradzahligen Übergänge verarbeitet werden. Ein Fachmann auf diesem Gebiet kann leicht eine andere Per mutation bestimmen, bei der die Verfahren 300, 400 in Si tuationen verwendet werden können, die einige Übergänge in dem Eingangssignal S_in überspringen. Alle solche Permuta tionen liegen innerhalb des Schutzbereichs der vorliegenden Erfindung.

Somit wurde eine neuartige Übergangsspaltervorrichtung 100, 100', 100", 200, eine Kaskade von Vorrichtungen und Über gangsspaltungsverfahren 300, 400 zum Reduzieren der maxima len Übergangsrate eines digitalen Signals, während die Übergangszeitgebungsinformationen des digitalen Signals beibehalten werden, beschrieben.

Claims

1. Vorrichtung (100, 100', 100", 200), die eine Über gangsrate eines digitalen Signals (S_in) für eine wei tere Verarbeitung reduziert, während die relative Übergangszeitgebung des digitalen Signals (S_in) beibe halten wird, wobei die Vorrichtung folgende Merkmale umfaßt:
ein Eingangstor, das das digitale Signal (S_in) empfängt, wobei das digitale Signal (S_in) eine Anzahl von Übergängen aufweist;
eine Mehrzahl K von Ausgangstoren, wobei K eine Geradzahl ist, die größer oder gleich 2 ist; und eine Spaltungseinrichtung, die zwischen das Ein gangstor und die Mehrzahl K von Ausgangstoren ge schaltet ist,
wobei die Spaltungseinrichtung ein unterschiedli ches Ausgangssignal (S) an jedem der Ausgangstore erzeugt, wobei jedes unterschiedliche Ausgangssi gnal (S) Übergänge umfaßt und die Zeitgebung der Übergänge einem Auftreten eines unterschiedlichen Übergangstyps in dem digitalen Signal (S_in) ent spricht, so daß die unterschiedlichen Ausgangssi gnale (S) jeweils einen Bruchteil der Anzahl und der Zeitgebung der Übergänge in dem digitalen Si gnal (S_in) umfassen, der proportional zu K ist.

2. Vorrichtung (100) gemäß Anspruch 1, bei der K gleich 2 ist und die Spaltungseinrichtung folgende Merkmale aufweist:
ein erstes Datenlatch (102) mit einem Datenein gang (D), einem Freigabeeingang (G), der mit dem Eingangstor verbunden ist, und einem Ausgang (Q), der mit einem ersten Ausgangstor verbunden ist, wobei das erste Datenlatch (102) ein erstes Aus gangssignal (S_a) erzeugt;
ein zweites Datenlatch (104) mit einem Datenein gang (D), einem Freigabeeingang (G), der mit dem Eingangstor verbunden ist, und einem Ausgang (Q), der mit einem zweiten Ausgangstor verbunden ist, wobei das zweite Latch (104) ein zweites Aus gangssignal (S_p) erzeugt, wobei der Ausgang (Q) des ersten Latch (102) mit dem Dateneingang (D) des zweiten Latch (104) verbunden ist und der Ausgang (Q) des zweiten Latch (104) mit dem Da teneingang (D) des ersten Latch (102) invertiert verbunden ist; und
einen ersten Invertierer (106), der zwischen das Eingangstor und den Freigabeeingang (G) des zwei ten Latch (104) geschaltet ist.

3. Vorrichtung (100) gemäß Anspruch 2, bei der die Spal tungseinrichtung ferner einen zweiten Invertierer (108) umfaßt, der zwischen den Ausgang (Q) des zweiten Latch (104) und den Dateneingang (D) des ersten Latch (102) geschaltet ist, zum invertierten Verbinden des ersten (102) und des zweiten (104) Latch.

4. Vorrichtung gemäß Anspruch 2 oder 3, bei der das zwei te Latch (104) einen zweiten Ausgang (Q) aufweist, der bezüglich des ersten Ausgangs (Q) des zweiten Latch (104) invertiert ist, wobei der zweite Ausgang mit dem Dateneingang des ersten Latch (102) verbunden ist.

5. Vorrichtung (100') gemäß Anspruch 1, bei der K gleich 2 ist und die Spaltungseinrichtung folgende Merkmale aufweist:
ein erstes Daten-Flip-Flop (112) mit einem Daten eingang (D), einem Takteingang, der mit dem Ein gangstor verbunden ist, einem Ausgang (Q), der mit einem ersten Ausgangstor verbunden ist, und einem invertierten Ausgang (Q'), wobei der inver tierte Ausgang (Q') mit dem Dateneingang des er sten Daten-Flip-Flops (112) verbunden ist;
ein zweites Daten-Flip-Flop (114) mit einem Da teneingang (D), einem Takteingang, der mit dem Eingangstor verbunden ist, einem Ausgang (Q), der mit einem zweiten Ausgangstor verbunden ist, und einem zweiten invertierten Ausgang (Q'), wobei der invertierte Ausgang (Q') mit dem Dateneingang (D) des zweiten Daten-Flip-Flops (114) verbunden ist; und
einen Invertierer (116), der zwischen das Ein gangstor und den Takteingang des zweiten Daten- Flip-Flops (114) geschaltet ist.

6. Vorrichtung (100") gemäß Anspruch 1, bei der K gleich 2 ist und die Spaltungseinrichtung folgende Merkmale aufweist:
ein erstes Umschalt-Flip-Flop (122) mit einem Takteingang, der mit dem Eingangstor verbunden ist, und einem Ausgang, der mit einem ersten Aus gangstor verbunden ist;
ein zweites Umschalt-Flip-Flop (124) mit einem Takteingang, der mit dem Eingangstor verbunden ist, und einem Ausgang, der mit einem zweiten Ausgangstor verbunden ist; und
einen Invertierer (126), der zwischen das Ein gangstor und den Takteingang des zweiten Um schalt-Flip-Flops (124) geschaltet ist.

7. Vorrichtung (200) gemäß Anspruch 1, bei der K größer oder gleich 4 ist und die Spaltungseinrichtung K Da tenlatches (202) umfaßt, die miteinander in Kaskade geschaltet sind, so daß jedes ein unterschiedliches Ausgangssignal (S) an einem unterschiedlichen Aus gangstor erzeugt, wobei jedes Datenlatch (202) einen Dateneingang (D), einen Freigabeeingang (G) und einen Ausgang (Q) umfaßt, wobei das Eingangstor mit dem Freigabeeingang (G) jedes Latch (202) verbunden ist, so daß der Freigabeeingang (G) jedes zweiten Latch (202) in der Kaskade invertiert mit dem Eingangstor verbunden ist, wobei der Ausgang (Q) jedes Latch mit einem jeweiligen unterschiedlichen der Mehrzahl von Ausgangstoren verbunden ist, wobei jeder Ausgang (Q) eines ersten Latch (202 ₁) zu einem K-1 Latch (202 _K-1) der Kaskade ferner mit dem Dateneingang eines jeweili gen nachfolgend benachbarten Latch (202 ₂ - 202 _K) in der Kaskade verbunden ist, und der Ausgang (Q) eines K-ten Latches (202 _K) ferner mit dem Dateneingang (D) des ersten Latch (202 ₁) in der Kaskade invertiert ver bunden ist.

8. Verfahren (300) zum Spalten von Übergängen in einem digitalen Eingangssignal (S_in) in eine Mehrzahl von Ausgangssignalen (S), wobei jedes Ausgangssignal einen Bruchteil der Übergänge umfaßt, um eine maximale Über gangsrate des digitalen Signals (S_in) zu reduzieren, wobei das Verfahren folgende Schritte umfaßt:
Erfassen (302) eines Übergangs in dem Eingangssi gnal (S_in);
Bestimmen (304) eines Übergangstyps für den er faßten Übergang in dem Eingangssignal (S_in);
Wählen (306) eines einer Mehrzahl von Ausgangssi gnalen, um dem bestimmten Übergangstyp zu ent sprechen;
Erzeugen (308) eines Ausgangsübergangs in dem ge wählten der Mehrzahl von Ausgangssignalen; und
sequentielles Wiederholen der Schritte des Erfas sens (302), Bestimmens (304), Wählens (306) und Erzeugens (308) für jeden Übergang in dem digita len Signal, so daß eine relative Zeitgebung der Übergänge in dem digitalen Signal (S_in) beibehal ten wird.

9. Verfahren gemäß Anspruch 8, bei dem in den Schritten des Wählens (306) und Erzeugens (308) die Ausgangssi gnale in einer Sequenz gewählt werden, so daß ein er stes Ausgangssignal für einen ersten erfaßten Übergang in dem Eingangssignal (S_in) gewählt wird, ein zweites Ausgangssignal für einen zweiten erfaßten Übergang ge wählt wird, usw., bis alle der Ausgangssignale gewählt wurden, und wobei, nachdem ein Übergang in jedem ge wählten Ausgangssignal der Sequenz erzeugt wird, die gleiche Sequenz von Ausgangssignalen wiederholt für nachfolgend erfaßte Übergänge in dem Eingangssignal gewählt wird.

10. Verfahren (400) zum Spalten von Übergängen in einem digitalen Eingangssignal in eine Mehrzahl von Aus gangssignalen, die jeweils einen Bruchteil der Über gänge in dem digitalen Eingangssignal aufweisen, wobei das Verfahren folgende Schritte umfaßt:
Auswählen (402) eines Ausgangssignals von der Mehrzahl von Ausgangssignalen;
Erfassen (404) eines Übergangs in dem Eingangssi gnal;
Erzeugen (406) eines Ausgabe-Übergangs in dem ge wählten Ausgangssignal; und
Wiederholen der Schritte des Auswählens (402), Erfassens (404) und Erzeugens (406) für eine An zahl von Übergängen in dem Eingangssignal (S_in), so daß eine relative Übergangszeitgebung des di gitalen Signals (S_in) beibehalten wird.

11. Verfahren gemäß Anspruch 10, bei dem bei dem Schritt des Auswählens (402) die Ausgangssignale in einer Se quenz gewählt werden, so daß ein erstes Ausgangssignal (S₁) für einen ersten erfaßten Übergang in dem Ein gangssignal ausgewählt wird, ein zweites Ausgangssi gnal (S₂) für einen zweiten erfaßten Übergang ausge wählt wird, usw., bis alle der Ausgangssignale ausge wählt sind, und bei dem, nachdem in jedem ausgewählten Ausgangssignal der Sequenz ein Übergang erzeugt ist, die gleiche Sequenz von Ausgangssignalen wiederholt für nachfolgend erfaßte Übergänge in dem Eingangssi gnal (S_in) ausgewählt wird.

12. Verfahren gemäß Anspruch 10 oder 11, bei dem in dem Schritt des Wiederholens die Anzahl von Übergängen, die erfaßt werden, weniger als alle Übergänge in dem Eingangssignal (S_in) umfaßt.

13. System zum Spalten eines digitalen Eingangssignals in eine Mehrzahl von Ausgangssignalen mit einem Bruchteil einer Übergangsrate des Eingangssignals, das folgende Merkmale umfaßt:
eine Erste-Lage-Übergangsspaltungseinrichtung mit einem ersten Eingang, der das Eingangssignal (S_in) empfängt, und zwei ersten Ausgängen, wobei die Erste-Lage-Übergangsspaltungseinrichtung un terschiedliche erste Ausgangssignale (S_a, S_b) er zeugt, wobei jedes der ersten Ausgangssignale (S_a, S_b) eine Hälfte der Übergangsrate des Ein gangssignals (S_in) aufweist; und
ein Paar von Zweite-Lage- Übergangsspaltungseinrichtungen, wobei jede Zwei te-Lage-Übergangsspaltungseinrichtung einen zwei ten Eingang und zwei zweite Ausgänge aufweist, wobei eines der unterschiedlichen ersten Aus gangssignale (S_a) durch einen der zweiten Eingän ge empfangen wird, und ein anderes der unter schiedlichen ersten Ausgangssignale durch einen anderen der zweiten Eingänge empfangen wird, wo bei jede der Zweite-Lage-Übergangsspaltungs einrichtungen zwei unterschiedliche zweite Aus gangssignale (S_a1, S_a2, S_b1, S_b2) erzeugt, wobei jedes der zweiten Ausgangssignale ein Viertel der Übergangsrate des Eingangssignals (S_in) aufweist;
wobei das System 2^M Systemausgänge aufweist, wo bei M eine Anzahl von Lagen ist, wobei jedes Aus gangssignal von einem Systemausgang einen Bruch teil der Übergangsrate des Eingangssignals (S_in) aufweist, wobei der Bruchteil proportional zu ist, während die relative Zeitgebung von Übergän gen in dem Eingangssignal (S_in) beibehalten wird.

14. Vorrichtung, die eine Übergangsrate eines digitalen Signals reduziert, während relative Übergangszeitge bungen des digitalen Signals beibehalten werden, wobei die Vorrichtung folgende Merkmale umfaßt:
ein Eingangstor, das das digitale Signal emp fängt, wobei das digitale Signal eine Anzahl von Übergängen aufweist;
ein erstes Ausgangstor;
ein zweites Ausgangstor; und
eine Spaltungseinrichtung, die zwischen das Ein gangstor und das erste und das zweite Ausgangstor geschaltet ist,
wobei die Spaltungseinrichtung ein erstes Aus gangssignal an dem ersten Ausgangstor erzeugt, wobei das erste Ausgangssignal Übergänge umfaßt, wobei die Zeitgebung des ersten Ausgangssignals entsprechend einem Auftreten eines ersten Über gangstyps in dem digitalen Signal übergeht, und
wobei die Spaltungseinrichtung ein zweites Aus gangssignal an dem zweiten Ausgangstor erzeugt, wobei das zweite Ausgangssignal Übergänge umfaßt, wobei die Zeitgebung des zweiten Ausgangssignals entsprechend einem Auftreten eines zweiten Über gangstyps in dem digitalen Signal übergeht, so daß das erste Ausgangssignal und das zweite Aus gangssignal jeweils einen Bruchteil der Anzahl und der Zeitgebung der Übergänge in dem digitalen Signal aufweisen.

15. Vorrichtung gemäß Anspruch 14, bei der die Spaltungs einrichtung folgende Merkmale aufweist:
ein erstes Datenlatch mit einem Dateneingang, ei nem Freigabeeingang, der mit dem Eingangstor ver bunden ist, und einem Ausgang, der mit einem er sten Ausgangstor verbunden ist, wobei das erste Datenlatch das erste Ausgangssignal erzeugt;
ein zweites Datenlatch mit einem Dateneingang, einem Freigabeeingang und einem Ausgang, der mit dem zweiten Ausgangstor verbunden ist, wobei das zweite Latch das zweite Ausgangssignal erzeugt eingang des zweiten Latch verbunden ist, und der Ausgang des zweiten Latch mit dem Dateneingang des ersten Latch invertiert verbunden ist; und
einen ersten Invertierer, der zwischen das Ein gangstor und den Freigabeeingang des zweiten Latch geschaltet ist.

16. Vorrichtung gemäß Anspruch 15, bei der das erste Da tenlatch aktiviert ist und das zweite Datenlatch durch den ersten Übergangstyp deaktiviert ist, wobei das ak tivierte erste Datenlatch einen der Übergänge in dem ersten Ausgangssignal erzeugt, wobei das deaktivierte zweite Datenlatch keine Übergänge in dem zweiten Aus gangssignal erzeugt, und wobei das zweite Datenlatch aktiviert ist und das erste Datenlatch durch den zwei ten Übergangstyp deaktiviert ist, wobei das aktivierte zweite Datenlatch einen der Übergänge in dem zweiten Ausgangssignal erzeugt, und das deaktivierte erste Da tenlatch keine Übergänge in dem ersten Ausgangssignal erzeugt.

17. Vorrichtung gemäß Anspruch 14, bei der die Spaltungs einrichtung folgende Merkmale aufweist:
ein erstes Daten-Flip-Flop mit einem Datenein gang, einem Takteingang, der mit dem Eingangstor verbunden ist, einem Ausgang, der mit einem er sten Ausgangstor verbunden ist, und einem inver tierten Ausgang, wobei der invertierte Ausgang mit dem Dateneingang des ersten Daten-Flip-Flops verbunden ist;
ein zweites Daten-Flip-Flop mit einem Datenein gang, einem Takteingang, einem Ausgang, der mit einem zweiten Ausgangstor verbunden ist, und ei nem zweiten invertierten Ausgang, wobei der in vertierte Ausgang mit dem Dateneingang des zwei ten Daten-Flip-Flops verbunden ist; und
einen Invertierer, der zwischen das erste Ein gangstor und dem Takteingang des zweiten Daten- Flip-Flops geschaltet ist, wobei das erste Daten- Flip-Flop das erste Ausgangssignal erzeugt und das zweite Daten-Flip-Flop das zweite Ausgangssi gnal erzeugt.

18. Vorrichtung gemäß Anspruch 17, bei der das erste Da ten-Flip-Flop durch den ersten Übergangstyp getaktet ist und Übergänge in dem ersten Ausgangssignal er zeugt, und zwar einen Übergang für jedes Mal, wenn das erste Daten-Flip-Flop getaktet wird, und wobei das zweite Daten-Flip-Flop nicht durch den ersten Über gangstyp getaktet wird, und
wobei das zweite Daten-Flip-Flop durch den zwei ten Übergangstyp getaktet wird und Übergänge in dem zweiten Ausgangssignal erzeugt, und zwar ei nen Übergang für jedes Mal, wenn das zweite Da ten-Flip-Flop getaktet wird, und wobei der zweite Übergangstyp das erste Daten-Flip-Flop nicht tak tet.

19. Vorrichtung gemäß Anspruch 14, bei der die Spaltungs einrichtung folgende Merkmale aufweist:
ein erstes Umschalt-Flip-Flop mit einem Taktein gang, der mit dem Eingangstor verbunden ist, und einem Ausgang, der mit dem ersten Ausgangstor verbunden ist;
ein zweites Umschalt-Flip-Flop mit einem Taktein gang und einem Ausgang, der mit einem zweiten Ausgangstor verbunden ist; und
einen Invertierer, der zwischen das Eingangstor und den Takteingang des zweiten Umschalt-Flip- Flops geschaltet ist.

20. Vorrichtung gemäß Anspruch 19, bei der das erste Um schalt-Flip-Flop durch den ersten Übergangstyp getak tet ist, wobei das getaktete erste Umschalt-Flip-Flop einen Übergang in dem ersten Ausgangssignal für jedes Auftreten des ersten Übergangstyps in dem digitalen Signal erzeugt, und bei dem das zweite Umschalt-Flip- Flop nicht durch den ersten Übergangstyp getaktet wird; und
wobei das zweite Umschalt-Flip-Flop durch den zweiten Übergangstyp getaktet wird, wobei das ge taktete zweite Umschalt-Flip-Flop für jedes Auf treten des zweiten Übergangstyps in dem digitalen Signal einen Übergang in dem zweiten Ausgangssi gnal erzeugt, und wobei das erste Umschalt-Flip- Flop nicht durch den zweiten Übergangstyp getak tet ist.

21. Vorrichtung zum Reduzieren einer Übergangsrate eines digitalen Signals, während die Übergangszeitgebung in dem digitalen Signal beibehalten wird, wobei die Vor richtung folgende Merkmale umfaßt:
ein Eingangstor, das das digitale Signal emp fängt, wobei das digitale Signal eine Anzahl von Übergängen aufweist;
K Ausgangstore; und
eine Sequenz von K Spaltungseinrichtungen, die zwischen das Eingangstor und den K Ausgangstoren, die K Ausgangssignale erzeugen, in Kaskade zusam mengeschaltet sind, wobei K eine gerade Zahl grö ßer oder gleich 2 ist, wobei jedes der K Aus gangssignale einen Bruchteil der Anzahl von Über gängen umfaßt, der proportional zu K ist, während eine relative Zeitgebung der Übergänge in dem di gitalen Signal beibehalten wird.

22. Vorrichtung gemäß Anspruch 21, bei der jede der K Spaltungseinrichtungen ein transparentes Datenlatch ist, das einen Dateneingang, einen Freigabeeingang und einen Ausgang umfaßt, wobei das Eingangstor mit dem Freigabeeingang jedes Latch verbunden ist, wobei der Freigabeeingang jedes zweiten Latch mit dem Eingangs tor invertiert verbunden ist, und der Ausgang jedes Latch mit einem jeweiligen K Ausgangstor verbunden ist, und wobei jeder Ausgang eines ersten Latch zu ei nem K-1 Latch ferner mit dem Dateneingang eines jewei ligen nachfolgend benachbarten Latch in der Sequenz verbunden ist, und der Ausgang eines K-ten Latch fer ner mit dem Dateneingang des ersten Latch in der Se quenz invertiert verbunden ist.

23. System, das eine Übergangsrate eines Eingangssignals von zu testenden Geräten bei automatischem Testen re duziert, das folgende Merkmale umfaßt:
eine Übergangsspaltungseinrichtung, die ein Ein gangssignal von dem zu testenden Gerät in eine Mehrzahl von Ausgangssignalen spaltet, wobei je des Ausgangssignal einen Bruchteil der Übergangs rate des Eingangssignals aufweist, während die relative Zeitgebung von Übergängen in dem Ein gangssignal beibehalten wird, wobei der Bruchteil proportional zu einer Anzahl von Ausgangssignalen in der Mehrzahl ist; und
eine automatische Prüfeinrichtung, die folgende Merkmale umfaßt:
parallele Verarbeitungskanäle, und zwar ei nen Kanal für jedes Ausgangssignal von der Spaltungseinrichtung, wobei jeder Kanal die Kapazität aufweist, die Bruchteilübergangs rate des Ausgangssignals parallel zu verar beiten; und
eine Einrichtung zum Neuintegrieren von Zeitgebungsdaten, die durch die parallelen Kanäle erzeugt werden, so daß Zeitgebungsda ten, die der Übergangsrate des Eingangssi gnals zugeordnet sind, extrahierbar sind.